| 主权项 |
1.一种静电保护电路,包括: 一第一节点; 一第二节点系与该第一节点以电气上加以分离; 一ESD保护电路系,具有一触发端子,在该触发端子 供给一触发信号时加以形成从该第一节点至该第 二节点之一放电路; 一第一MOS元件系,含于接连在该第一、该第二节点 间之一被保护电路,在该第一节点接连源极、汲极 之一方,在未施加一ESD电压之通常动作时系以该被 保护电路之一部份加以机能的同时,在施加比该第 一节点通常动作时所施加之一所定値以上之一ESD 电压时汲极、源极间加以导通;以及 一触发电路系,在该第一MOS元件导通时将一触发信 号供给于该ESD保护电路之该触发端子。 2.如申请专利范围第1项所述之静电保护电路,包含 一双极型电晶体系使该ESD保护电路由该触发电路 之该触发信号加以导通形成该放电路将一ESD电涌 电压加以放电。 3.如申请专利范围第1项所述之静电保护电路,包括 一第二MOS元件,在通常动作状态该触发电路系设定 于常时断开,在对于该第一节点施加一ESD电压时按 照该第一MOS元件之源极、汲极的一方之电位上昇 该第二MOS元件将一触发信号给予该ESD保护电路之 该触发端子。 4.如申请专利范围第2项所述之静电保护电路,包括 一第二MOS元件,在通常动作状态该触发电路系设定 于常时断开,在对于该第一节点施加一ESD电压时按 照该第一MOS元件之源极、汲极的一方之电位上昇 该第二MOS元件将一触发信号给予该ESD保护电路之 该触发端子。 5.如申请专利范围第3项所述之静电保护电路,更包 括一第三MOS元件系,接连于该第一MOS元件之源极、 汲极之他方与该第二节点之间被加以逻辑控制。 6.如申请专利范围第3项所述之静电保护电路,更包 括一电阻元件系接连于该第一MOS元件之源极、汲 极的他方与该第二节点之间。 7.一种半导体积体电路装置,包括: 一内部电路系,接连于给予一所定电位之一第一电 源端子与接地之一第二电源端子之间加以激励; 一资料输出端子; 一第一MOS元件系,由该内部电路加以逻辑控制在该 资料输入出端子接连汲极、源极之一方加以构成 一缓冲电路; 一ESD保护电路系具有接连于该资料输入出端子与 该第二电源端子之间的一放电路与一触发端子;以 及 一触发电路系,接连于该第一MOS元件之汲极、源极 的他方与该触发端子之间;其中 一半导体积体电路装置系,构成为在未施加一ESD电 压之通常动作状态时该第一MOS元件系以该缓冲电 路加以机能,在一ESD电压施加时从该第一MOS元件经 由该触发电路在该ESD保护电路加以流通一触发电 流。 8.如申请专利范围第7项所述之半导体积体电路装 置, 该第一电源端子系施加一正电源电压; 该第一MOS元件系一NMOS元件; 该缓冲电路系,包含接连于该第一电源端子与该资 料输入出端子间之一第一PMOS元件与,接连于该资 料输入出端子与接地之该第二电源端子间之该NMOS 元件与一电阻元件之一串联电路; 该触发电路系,包含一第二PMOS元件,其源极、汲极 接连于该NMOS元件之源极与该触发端子之间,其闸 极接连于该第一电源端子;以及 在未施加一ESD电压之通常动作时该NMOS元件系以该 缓冲电路之一部分加以机能,在一ESD电压施加时从 该NMOS元件经由该第二PMOS元件在该ESD保护电路加 以流通一触发电流。 9.如申请专利范围第8项所述之半导体积体电路装 置,包含:在该第一电源端子与该资料输入出端子 间以逆向接连之一第一二极管,在该资料输入出端 子与该第二电源端子间加以逆向接连之一第二二 极管。 10.如申请专利范围第7项所述之半导体积体电路装 置,其中, 该第一电源端子系施加一正电源电压; 该第一MOS元件系一第一NMOS元件; 该缓冲电路系包含接连于该第一电源端子与该资 料输入出端子间之一第一PMOS元件与,在该资料输 入出端子与接地之该第二电源端子间与该第一NMOS 元件加以串联接连之一第二NMOS元件;以及 该触发电路系包含一第二PMOS元件,在该第一NMOS元 件之源极与该触发端子之间加以接连源极、汲极, 在该第一电源端子加以接连闸极;其中, 在未施加一ESD电压之通常动作时该第一NMOS元件系 以该缓冲电路之一部份加以机能,在一ESD电压施加 时从该第一NMOS元件经由该第二PMOS元件在该ESD保 护电路加以流通一触发电流。 11.如申请专利范围第10项所述之半导体积体电路 装置,该ESD保护电路包含一SCR电路,该SCR电路具有 一射极接连于该资料输入出端子,一集极经由一电 阻接连于该第二电源端子的一第一双极型电晶体 与,一基极接连于该电组与该集极之一接连点,一 集极接连于该第一双极型电晶体之一基极,一射极 加以接地的一第二双极型电晶体,该触发电路之一 输出触发信号系供给于该第二双极型电晶体之基 极。 12.如申请专利范围第11项所述之半导体积体电路 装置,包含在该第一电源端子与该资料输入出端子 间以逆向加以接连之一第一二极管,在该资料输入 出端子与该第一双极型电晶体之该射极间以逆向 加以接连之一第二二极管。 13.如申请专利范围第7项所述之半导体积体电路装 置,该ESD保护电路具有一放电路包含一第一双极型 电晶体系使该ESD保护电路由该触发电路之一输出 触发信号加以导通将一ESD电涌电压加以放电。 14.如申请专利范围第7项所述之半导体积体电路装 置,包含一第二MOS元件,在通常动作状态该触发电 路系设定于常时断开,在一ESD电涌电压施加时按照 该第一MOS元件之一输出将一触发信号给予该ESD保 护电路之该触发端子。 15.如申请专利范围第13项所述之半导体积体电路 装置,包含一第二MOS元件,在通常状态该触发电路 系设定于常时断开,在一ESD电涌电压施加时按照该 第一MOS元件之一输出将一触发信号给予该ESD保护 电路之该触发端子。 16.一种静电保护电路,包括: 一第一节点; 一第二节点系与该第一节点以电气上加以分离; 一第三节点系与该第一、该第二节点以电气上加 以分离; 一第一ESD保护电路系具有接连于该第一、该第二 节点间之一放电路; 一第二ESD保护电路系具有接连于该第一、该第三 节点间之一放电路; 一第三ESD保护电路系具有接连于该第二、该第三 节点间之一放电路; 一第一、一第二、一第三触发电路系各接连于该 第一、该第二、该第三ESD保护电路之一触发端子; 一第一及一第二MOS元件系包含于接连在该第一、 该第二、该第三节点之一被保护电路内,在该第一 节点接连源极、汲极之一方,在该第一、该第二触 发电路共同接连源极、汲极之他方,在该第一节点 未施加一ESD电压之通常动作时系以该被保护电路 之一部份加以机能的同时,在该第一节点施加一ESD 电压时将一触发电流供给于该第一、该第二触发 电路;以及 一第三MOS元件系包含于该被保护电路内,在该第二 节点接连源极、汲极之一方在该第三触发电路接 连源极、汲极之他方,在该第二节点未施加一ESD电 压之通常动作时系以该被保护电路之一部分加以 机能的同时,在该第二节点施加一ESD电压时将一触 发电流供给于该第三触发电路。 17.如申请专利范围第16项所述之静电保护电路,更 包含各在该第一、该第二节点间、该第一、该第 三节点间、及该第二、该第三节点间以逆向加以 接连之一第一、一第二、一第三二极管。 18.一种半导体积体电路装置,包括: 一内部电路系接连于一第一、一第二电源端子间; 一资料输入出端子系接连于该内部电路; 一第一ESD保护电路系接连于该第一电源端子与该 资料输入出端子间; 一第二ESD保护电路系接连于该第二电源端子与该 资料输入端子间; 该内部电路系,包括: 一第一触发信号供给电路系包含接连于该第一电 源端子与该第一ESD保护电路间之一第一MOS元件,在 未施加一ESD电压之通常动作时系以该内部电路之 一部分加以机能,在一ESD电压施加时对于该第一ESD 保护电路加以供给一触发信号;以及 一第二触发信号供给电路系包含接连于该资料输 入出端子与该第二ESD保护电路间之一第二MOS元件, 在未施加一ESD电压之通常动作时系以该内部电路 之一部分加以机能,在一ESD电压施加时对于该第二 ESD保护电路加以供给一触发信号。 19.如申请专利范围第18项所述之半导体积体电路 装置,该第一触发供给电路在该第一电源端子为正 常电压値时系设定于非动作状态,在该资料输入出 端子施加一ESD电压时藉由此电压値与该ESD电压之 相对电压値的大小关系倒转加以设定于动作状态 。 20.一种静电保护电路,包括: 一ESD保护电路系接连于一所定电位之一电源端子 与一接地端子之间; 一被保护电路系接连于该电源端子与该接地端子 间; 一MOS电路系包含于该被保护电路内,在该电源端子 加以接连汲极、源极之一方,在未施加一ESD电压时 系以该被保护电路之一部分加以机能之同时在该 电源端子施加一ESD电涌电压时加以导通流通一电 流;以及 一触发信号供给电路系对于该ESD保护电路使该电 流为一触发信号加以供给。 图式简单说明: 图1系表示此发明之一实施例的电路构成方块图。 图2系表示使用SCR电路做为图1所示实施例之ESD保 护电路场合的电路构成之电路图。 图3系表示图2所示实施例之变形例的电路图。 图4系表示此发明之其他实施例构成的方块图。 图5系表示此发明更有之其他实施例构成的方块图 。 图6系表示此发明更有之其他实施例构成的方块图 。 图7系表示习知之静电保护电路的一例所构成之电 路图。 图8系表示习知之静电保护电路的其他例所构成之 电路图。 |
