| 主权项 |
1.一种半导体记忆装置,其主要特征系针对用于记忆不良位址的记忆电路设有多个冗余字元线,在上述记忆电路则记忆对选择1个字元线为必要的不良位址,而藉由比较电路来比较上述不良位址与在对记忆体存取时所输入的位址,利用该一致信号与包含在上述所输入之位址的一定的位址信号,可以取代上述不良字元线,而自上述多个冗余字元线中选择1个冗余字元线的缺陷救济电路。2.如申请专利范围第1项之半导体记忆装置,上述记忆电路与比较电路则具有在上述不良位址中,将指示上述多个冗余字元线之上述一定的位址信号实质上设成无效,而可以针对与其对应之多个不良字元线进行救济的功能。3.如申请专利范围第1项或第2项之半导体记忆装置,上述字元线系由主字元线以及设成相对于上述主字元之延长方向被分割的长度,且在与上述主字元交差之位元线方向配置多个,而由多个之动态型记忆单元连接而成的多个副字元线所构成,上述副字元线系一藉由可接受上述主字元组的选择信号以及由与其呈直角相交而延长,且由多个所构成的副字元组选择线所共给的选择信号的副字元驱动器所驱动者,上述多个冗余字元线系一由上述1个主字元组与上述多个副字元线所构成者。4.如申请专利范围第1项或第2项之半导体记忆装置,上述记忆电路,比较电路以及包含冗余字元线的缺陷救济电路乃分散于多个记忆体垫而设有多组,各缺陷救济电路,可以针对位在上述多个记忆体垫中的不良字元线进行救济。5.如申请专利范围第1项或第2项之半导体记忆装置,用于记忆上述不良位址的记忆电路以及比较电路,具备有用于指定1个字元线而由非反转与反转所构成之互补的位址信号则分别被供给到闸极,而源极被连接到基准电位而由多个所构成的MOSFET以及一端被连接到上述MOSFET之汲极的多个保险丝机构,当记忆不良位址时,则切断与非反转或是反转之位址信号对应之其中1个保险丝机构,而将上述多个保险丝机构的另一端共通化而得到布线逻辑信号。6.如申请专利范围第5项之半导体记忆装置,上述多个字元系指1个至字元线与8个副字元线,在与位址A0与A1对应的2对保险丝中分别切断其中一方进行1条单位的救济,将与上述位址A0与A1对应之二对的保险丝中,同时将一对切断而进行2条单位的救济,而将与上述位址A0与A1对应的二对保险丝中,将二对均切断可以进行4条单位的救济。7.一种半导体装置,其主要系包括多个主字元线,多个副字元线,多个选择信号线,多个副字元线选择电路,冗余主字元线,多个冗余副字元线,冗余副字元线选择电路,与上述多个副字元线连接的多个记忆单元,与上述多个冗余副字元线连接之多个冗余记忆单元,以及具有缺陷资料保持电路的判断电路,其特征在于:上述半导体记忆装置乃接受第1位址信号以及第2位址信号,上述副字元线选择电路则包括第1副字元线选择电路与第2副字元线选择电路,上述多个主字元线包含第1主字元线与第2主字元线,上述第1副字元线选择电路系与上述多个选择信号线,上述第1主字元线以及上述多个第1副字元线相连接,上述第2副字元线选择电路系与上述多个选择信号线,上述第2主字元线以及上述多个第2副字元线相连接,上述冗余副字线选择电路系与上述多个选择信号线,上述冗余主字元线以及上述冗余副字元线相连接,上述判断电路乃接受上述第1位址信号以及上述第2位址信号;当上述缺陷资料保持电路保持第1资料以及第2资料时,若上述第1位址信号与上述第1资料一致,且上述第2位址信号与上述第2资料一致,而上述判断电路进行判断时,则会选择上述冗余主字元线,且将根据上述第2位址信号的选择信号供给到上述选择信号线;当上述缺陷资料保持电路保持第1资料以及第2资料时,若上述第1位址信号与上述第1资料一致,而上述第2位址信号与上述第2资料不一致时,而上述判断电路进行判断时,则会在上述多个主字元线之中选择出与上述第1位址信号对应的其中一者,而将根据上述第2位址信号而来的上述选择信号供给到上述选择信号线;当上述缺陷资料保持电路保持上述第1资料,而未保持上述第2资料时,若上述第1位址信号与上述第1资料一致,而上述判断电路进行判断时,则会选择上述冗余主字元线,且将根据上述第2位址信号而来的上述选择信号供给到上述选择信号线。图示简单说明图1系表本发明所适用之动态型RAM之一实施例的概略配置图。图2系表图1之动态型RAM之一实施例的配置图。图3系表用于说明图1之记忆体阵列之主字元组线与副字元线之关系的主要部分方块图。图4系表图1之记忆体阵列之主字元线与感测放大器之关系的主要部分的方块图。图5系表本发明所适用之动态型RAM之感测放大器部之一实施例的主要部分电路图。图6系表本发明所适用之动态型RAM之周边部分之一实施例的概略方块图。图7系表用于说明在本发明之动态型RAM中所搭载之缺陷救济电路的概略构成图。图8系表用于说明本发明之动态型RAM之正规字元组线与冗余字元线之关系的概略构成图。图9系表用于说明本发明之动态型RAM之缺陷救济电路的概略方块图。图10系表用于说明上述图9之缺陷救济电路之动作之一例的时序图。图11系表用于说明上述图9之缺陷救济电路之动作之其他例的时序图。图12系表在图7之缺陷救济电路中所使用之保险丝设置之一实施例的电路图。图13系表用于说明在图12之保险丝设置之缺陷救济动作的保险丝切断状态图。 |
