| 主权项 |
1.一种积体电路装置,其包括: 一记忆胞阵列,其构造用于以一第一资料速率平行 输出复数个资料位元;及 一输出电路,其构造用于在一正常运作模式中以该 第一资料速率将该等复数个资料位元串列输出至 一外部终端,并在一测试运作模式中以一低于该第 一资料速率之第二资料速率将该等复数个资料位 元串列输出至该外部终端。 2.如请求项1之积体电路装置,其中该记忆胞阵列可 因应一具有上升缘及下降缘之时钟信号,其中该第 一资料速率系根据该时钟信号之上升缘及下降缘 二者产生,且其中该第二资料速率仅根据该时钟信 号之上升缘或下降缘之一而产生。 3.如请求项1之积体电路装置,其中该记忆胞阵列构 造用于经由对应的复数条第一资料线以该第一资 料速率平行输出该等复数个资料位元,且其中该输 出电路构造用于:在该正常运作模式中使用对应的 复数条第二资料线以该第一资料速率将该等复数 个资料位元串列输出至该外部终端,而在该测试运 作模式中则使用该对应的复数条第二资料线以低 于该第一资料速率之该第二资料速率将该等复数 个资料位元串列输出至该外部终端。 4.如请求项1之积体电路装置,其中该输出电路构造 用于:在该测试运作模式中,复制由该记忆胞阵列 平行输出的该等复数个资料位元的一第一部分,以 便以低于该第一资料速率之该第二资料速率将该 等复数个资料位元之第一部分串列输出至该外部 终端,并复制由该记忆胞阵列平行输出的该等复数 个资料位元的一第二部分,以便以低于该第一资料 速率之该第二资料速率将该等复数个资料位元之 第二部分串列输出至该外部终端。 5.如请求项1之积体电路装置,其中该记忆胞阵列可 因应一具有上升缘及下降缘之时钟信号,其中在该 正常运作模式中,该输出电路可因应:一第一内部 时钟信号,其响应于该时钟信号之上升缘而产生; 及一第二内部时钟信号,其响应于该时钟信号下降 缘而产生,而在该测试运作模式中,该输出电路仅 因应该第一内部时钟信号或该第二内部时钟信号 之一。 6.如请求项1之积体电路装置,其中该记忆胞阵列可 因应一具有上升缘及下降缘之时钟信号,其中在该 正常运作模式中,该输出电路可因应:一第一内部 时钟信号,其响应于该时钟信号之上升缘而产生; 及一第二内部时钟信号,其响应于该时钟信号下降 缘而产生,而在该测试运作模式中,该输出电路交 替因应该第一内部时钟信号及该第二内部时钟信 号。 7.如请求项1之积体电路装置,其中该记忆胞阵列可 因应一具有上升缘及下降缘之时钟信号,其中在该 正常运作模式中,该输出电路可因应:一第一内部 时钟信号,其响应于该时钟信号之上升缘而产生; 及一第二内部时钟信号,其响应于该时钟信号下降 缘而产生,而在该测试运作模式中,该输出电路则 因应一根据该第一内部时钟信号产生的经分频之 第一内部时钟信号及一根据该第二内部时钟信号 产生的经分频之第二内部时钟信号。 8.如请求项1之积体电路装置: 其中该记忆胞阵列构造用于经由对应的复数条第 一资料线以该第一资料速率平行输出该等复数个 资料位元;及 其中该输出电路包括:一多工器,其构造用于将该 等第一资料线上的读取资料多工复用至对应的复 数条第二资料线上;及一输出缓冲器,其构造用于 将该等第二资料线上的资料串列输出至该外部终 端。 9.如请求项8之积体电路装置: 其中该多工器构造用于:在该正常运作模式中,将 一相应的第一资料线耦合至一相应的第二资料线, 而在该测试运作模式的一第一子模式中,将相应的 偶数第一资料线耦合至相应的偶数第二资料线,及 在该测试运作模式的一第二子模式中,将相应的奇 数第一资料线耦合至相应的奇数第二资料线。 10.一种积体电路装置,其包含: 一记忆胞阵列,其构造用于经由对应的复数个第一 资料线以一第一资料速率平行输出复数个资料位 元; 一输出电路,其构造用于在一正常运作模式中以该 第一资料速率将该等复数个资料位元串列输出至 一外部终端,并在一测试运作模式中以一低于该第 一资料速率之第二资料速率将该等复数个资料位 元串列输出至该外部终端,该输出电路包含:一多 工器,其构造用于将该等第一资料线上的读取资料 多工复用至对应的复数条第二资料线上;及一输出 缓冲器,其构造用于将该等第二资料线上的资料串 列输出至该外部终端; 一模式暂存器集,其可因应复数个命令信号,并构 造用于产生第一及第二测试模式信号,以将该多工 器分别置于该测试运作模式之第一及第二子模式 中; 其中该多工器构造用于:在该正常运作模式中,将 一相应的第一资料线耦合至一相应的第二资料线; 在该测试运作模式之第一子模式中,将相应的偶数 第一资料线耦合至相应的偶数第二资料线;及在该 测试运作模式之第二子模式中,将相应的奇数第一 资料线耦合至相应的奇数第二资料线,并包括: 一第一开关,其构造用于在该第一子模式中将一相 应的偶数第一资料线耦合至一相应的偶数第二资 料线; 一第二开关,其构造用于在该第二子模式中将一相 应的奇数第一资料线耦合至一相应的奇数第二资 料线;及 一等化电路,其构造用于在该第一及第二子模式中 将一相应的奇数第二资料线耦合至一相应的毗邻 的偶数第二资料线。 11.如请求项9之积体电路装置,其进一步包括: 一模式暂存器集,该模式暂存器集可因应复数个命 令信号,并构造用于产生第一及第二测试模式信号 ,以将该多工器分别置为该测试运作模式之第一及 第二子模式中。 12.一种积体电路装置,其包含: 一记忆胞阵列,其构造用于经由对应的复数个第一 资料线以一第一资料速率平行输出复数个资料位 元; 一输出电路,其构造用于在一正常运作模式中以该 第一资料速率将该等复数个资料位元串列输出至 一外部终端,并在一测试运作模式中以一低于该第 一资料速率之第二资料速率将该等复数个资料位 元串列输出至该外部终端,该输出电路包含:一多 工器,其构造用于将该等第一资料线上的读取资料 多工复用至对应的复数条第二资料线上;及一输出 缓冲器,其构造用于将该等第二资料线上的资料串 列输出至该外部终端; 一模式暂存器集,其可因应复数个命令信号,并构 造用于产生第一及第二测试模式信号,以将该多工 器分别置于该测试运作模式之第一及第二子模式 中; 其中该多工器构造用于:在该正常运作模式中,将 一相应的第一资料线耦合至一相应的第二资料线; 在该测试运作模式之第一子模式中,将一相应的第 一资料线耦合至一相应的第二资料线;及在该测试 运作模式之第二子模式中,将相应的奇数及偶数第 一资料线交叉耦合至相应的偶数及奇数第二资料 线。 13.如请求项12之积体电路装置,其中该记忆胞阵列 可因应一具有上升缘及下降缘之时钟信号,其中在 该正常运作模式中,该输出缓冲器可因应:一第一 内部时钟信号,其响应于该时钟信号之上升缘而产 生;及一第二内部时钟信号,其响应于该时钟信号 之下降缘而产生,而在该测试运作模式之第一及第 二子模式中,该输出电路仅因应该第一内部时钟信 号及该第二内部时钟信号之一。 14.如请求项12之积体电路装置,其中该多工器包括: 一第一开关,其构造用于在该第一子模式中将一相 应的第一资料线耦合至一相应的第二资料线;及 一第二开关,其构造用于在该第二子模式中将相应 的奇数及偶数第一资料线交叉耦合至相应的偶数 及奇数第二资料线。 15.如请求项13之积体电路装置,其中该输出缓冲器 包括: 对应的复数个暂存器,其中一相应的暂存器构造用 于储存来自一相应的第一资料线之读取资料; 一与相应的一对毗邻暂存器相关联的锁存器,其中 一相应的锁存器构造用于因应一第一时钟信号来 锁存来自一第一毗邻暂存器之资料并因应一第二 时钟信号来锁存来自一第二毗邻暂存器之资料;及 一平行转串列转换器,其在该正常运作模式中可因 应该等锁存器、该第一及第二内部时钟信号,而在 该第一及第二运作子模式期间仅因应该第一及第 二内部时钟信号之一。 16.如请求项1之积体电路装置: 其中该记忆胞阵列构造用于经由对应的复数条第 一资料线以该第一资料速率平行输出该等复数个 资料位元;及 其中该输出电路包含一输出缓冲器,该输出缓冲器 构造用于输出资料至该外部终端串列。 17.如请求项16之积体电路装置,其中该记忆胞阵列 可因应一具有上升缘及下降缘之时钟信号,其中在 该正常运作模式中,该输出缓冲器可因应:一第一 内部时钟信号,其响应于该时钟信号之上升缘而产 生;及一第二内部时钟信号,其响应于该时钟信号 之下降缘而产生,而在该测试运作模式的一第一子 模式中,该输出电路仅因应该第一内部时钟信号及 该第二内部时钟信号之一,在该测试运作模式的一 第二子模式中,该输出电路仅因应该第一内部时钟 信号及该第二内部时钟信号中的另一者。 18.如请求项17之积体电路装置,其中该输出缓冲器 包括: 对应的复数个暂存器,其中一相应的暂存器构造用 于储存来自一相应的第一资料线之读取资料; 一与相应的一对毗邻暂存器相关联的锁存器,其中 一相应的锁存器构造用于因应一第一时钟信号来 锁存来自一第一田比邻暂存器之资料并因应一第 二时钟信号来锁存来自一第二毗邻暂存器之资料; 及 一平行转串列转换器,其在该正常运作模式中可因 应该等锁存器、该第一及第二内部时钟信号,而在 该第一运作子模式期间,该平行转串列转换器仅因 应该第一内部时钟信号及该第二内部时钟信号之 一,在该第二运作子模式期间,则仅因应该第一内 部时钟信号及该第二内部时钟信号中的另一者。 19.如请求项17之积体电路装置,其进一步包括: 一模式暂存器集,该模式暂存器集可因应复数个命 令信号,并构造用于产生第一及第二测试模式信号 ,以将该输出缓冲器分别置于该测试运作模式之第 一及第二子模式中。 20.如请求项16之积体电路装置,其中该记忆胞阵列 可因应一具有上升缘及下降缘之时钟信号,其中在 该正常运作模式中,该输出缓冲器可因应:一第一 内部时钟信号,其响应于该时钟信号之上升缘而产 生;及一第二内部时钟信号,其响应于该时钟信号 之下降缘而产生,而在该测试运作模式中,该输出 缓冲器因应一经分频之第一内部时钟信号及一经 分频之第二内部时钟信号。 21.如请求项20之积体电路装置,其中该经分频之第 一内部时钟信号及该经分频之第二内部时钟信号 之频率分别为该第一内部时钟信号及该第二内部 时钟信号之频率的一半。 22.如请求项20之积体电路装置,其进一步包括: 一模式暂存器集,该模式暂存器集可因应复数个命 令信号,并构造用于产生一测试模式信号,以将该 输出缓冲器置于该测试运作模式中。 23.如请求项20之积体电路装置,其进一步包括: 一第一分频电路,其构造用于响应于该时钟信号之 上升缘及一测试模式选择信号而产生该经分频之 第一内部时钟信号;及 一第二分频电路,其构造用于响应于该时钟信号之 下降缘及该测试模式选择信号而产生该经分频之 第二内部时钟信号。 24.如请求项23之积体电路装置: 其中该第一分频电路包括一第一分频器,该第一分 频器可响应于该时钟信号之上升缘及该测试模式 信号;及 其中该第二分频电路包括:一第二分频器,该第二 分频器可响应于该时钟信号之下降缘及该测试模 式信号; 及一延迟元件,该延迟元件可响应于该第二分频器 。 25.一种操作一具有一构造用于以一第一资料速率 平行输出复数个资料位元的记忆胞阵列之积体电 路装置之方法,该方法包括: 在一正常运作模式中,以该第一资料速率将该等复 数个资料位元自该记忆胞阵列串列输出至一外部 终端;及 在一测试运作模式中,以一低于该第一资料速率之 第二资料速率将该等复数个资料位元自该记忆胞 阵列串列输出至该外部终端。 26.如请求项25之方法: 其中在一正常运作模式中以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端包括:在一正常运作模式中,响应于一时 钟信号之上升缘及下降缘,以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端;及 其中在一测试运作模式中以一低于该第一资料速 率之第二资料速率将该等复数个资料位元自该记 忆胞阵列串列输出至该外部终端包括:在一测试运 作模式中,仅响应于该时钟信号之上升缘或下降缘 之一,以一低于该第一资料速率之第二资料速率将 该等复数个资料位元自该记忆胞阵列串列输出至 该外部终端。 27.如请求项25之方法,其中在一测试运作模式中以 一低于该第一资料速率之第二资料速率将该等复 数个资料位元自该记忆胞阵列串列输出至该外部 终端包括: 复制由该记忆胞阵列平行输出的该等复数个资料 位元的一第一部分,以便以低于该第一资料速率之 该第二资料速率将该等复数个资料位元之第一部 分串列输出至该外部终端;及 复制由该记忆胞阵列平行输出的该等复数个资料 位元的一第二部分,以便以低于该第一资料速率之 该第二资料速率将该等复数个资料位元之第二部 分串列输出至该外部终端。 28.如请求项25之方法: 其中该记忆胞阵列因应一具有上升缘及下降缘之 时钟信号; 其中在一正常运作模式中以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端包括:因应一响应于该时钟信号之上升缘 而产生的第一内部时钟信号及一响应于该时钟信 号之下降缘而产生的第二内部时钟信号,以该第一 资料速率将该等复数个资料位元自该记忆胞阵列 串列输出至一外部终端;及 其中在一测试运作模式中以一低于该第一资料速 率之第二资料速率将该等复数个资料位元自该记 忆胞阵列串列输出至该外部终端包括:仅因应该第 一内部时钟信号及该第二内部时钟信号之一,以一 低于该第一资料速率之第二资料速率将该等复数 个资料位元自该记忆胞阵列串列输出至该外部终 端。 29.如请求项25之方法: 其中该记忆胞阵列因应一具有上升缘及下降缘之 时钟信号; 其中在一正常运作模式中以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端包括:因应一响应于该时钟信号之上升缘 而产生的第一内部时钟信号及一响应于该时钟信 号之下降缘而产生的第二内部时钟信号,以该第一 资料速率将该等复数个资料位元自该记忆胞阵列 串列输出至一外部终端;及 其中在一测试运作模式中以一低于该第一资料速 率之第二资料速率将该等复数个资料位元自该记 忆胞阵列串列输出至该外部终端包括:交替地因应 该第一内部时钟信号及该第二内部时钟信号,以一 低于该第一资料速率之第二资料速率将该等复数 个资料位元自该记忆胞阵列串列输出至该外部终 端。 30.如请求项25之方法: 其中该记忆胞阵列因应一具有上升缘及下降缘之 时钟信号; 其中在一正常运作模式中以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端包括:因应一响应于该时钟信号之上升缘 而产生的第一内部时钟信号及一响应于该时钟信 号之下降缘而产生的第二内部时钟信号,以该第一 资料速率将该等复数个资料位元自该记忆胞阵列 串列输出至一外部终端;及 其中在一测试运作模式中以一低于该第一资料速 率之第二资料速率将该等复数个资料位元自该记 忆胞阵列串列输出至该外部终端包括:因应一根据 该第一内部时钟信号产生的经分频之第一内部时 钟信号及一根据该第二内部时钟信号产生的经分 频之第二内部时钟信号,以一低于该第一资料速率 之第二资料速率将该等复数个资料位元自该记忆 胞阵列串列输出至该外部终端。 31.如请求项25之方法: 其中该记忆胞阵列构造用于经由对应的复数条第 一资料线以该第一资料速率平行输出该等复数个 资料位元,且该记忆体装置构造用于经由对应的复 数条第二资料线将该等复数个位元输出至一输出 终端; 其中在一正常运作模式中以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端包括:在该正常运作模式中,将一相应的 第一资料线耦合至一相应的第二资料线;及 其中在一测试运作模式中以一低于该第一资料速 率之第二资料速率将该等复数个资料位元自该记 忆胞阵列串列输出至该外部终端包括:在该测试运 作模式的一第一子模式中,将相应的偶数第一资料 线耦合至相应的偶数第二资料线,而在该测试运作 模式的一第二子模式中将相应的奇数第一资料线 耦合至相应的奇数第二资料线。 32.如请求项25之方法: 其中该记忆胞阵列构造用于经由对应的复数条第 一资料线以该第一资料速率平行输出该等复数个 资料位元,且该记忆体装置构造用于经由对应的复 数条第二资料线将该等复数个位元输出至一输出 终端; 其中在一正常运作模式中以该第一资料速率将该 等复数个资料位元自该记忆胞阵列串列输出至一 外部终端包括:在该正常运作模式中,将一相应的 第一资料线耦合至一相应的第二资料线;及 其中在一测试运作模式中以一低于该第一资料速 率之第二资料速率将该等复数个资料位元自该记 忆胞阵列串列输出至该外部终端包括:在该测试运 作模式的一第一子模式中,将一相应的第一资料线 耦合至一相应的第二资料线,而在该测试运作模式 的一第二子模式中,将相应的奇数及偶数第一资料 线交叉耦合至相应的偶数及奇数第二资料线。 图式简单说明: 图1系一可由习知之双倍资料速率及单倍资料速率 记忆体装置执行之作业之时序图; 图2系一根据本发明若干实施例之积体电路记忆体 装置及操作方法之方块图; 图3系一根据本发明其他实施例之积体电路记忆体 装置及操作方法之方块图; 图4系一根据本发明之其他实施例,可用于图3所示 实施例中的多工器之示意图; 图5及图6系根据本发明之各实施例,可在图3及图4 所示实施例中执行之作业之时序图; 图7系一根据本发明其他实施例之积体电路记忆体 装置及操作方法之方块图; 图8系一根据本发明之其他实施例,可用于图7所示 实施例中的多工器之示意图; 图9系一根据本发明之其他实施例,可用于图7所示 实施例中的输出缓冲器之示意图; 图10系一根据本发明之其他实施例,可由图7-9所示 实施例执行之作业之时序图; 图11系一根据本发明之又一些实施例之积体电路 记忆体装置及操作方法之方块图; 图12系一根据本发明之其他实施例,可用于图11所 示实施例中的输出缓冲器之示意图; 图13系一根据本发明之其他实施例,可用于图11及 图12所示实施例中的时序图; 图14系一根据本发明之再一些实施例之积体电路 装置及操作方法之方块图; 图15A及图15B系根据本发明之其他实施例,可用于图 14所示实施例中的分配器电路之方块图; 图16系一根据本发明之又一些实施例,可由图14、 图15A及图15B所示实施例执行之作业之时序图; 图17系一可根据本发明之各实施例执行之作业之 流程图。 |
