| 主权项 |
1.一种程式化非挥发性记忆体之方法,该非挥发性 记忆体包含有: n个记忆单元电晶体,以串接方式连接,每一记忆单 元电晶体包含有一控制闸极,一浮置闸极,一源极, 以及一汲极; 一区域位元线(local bit line),设置于该n个记忆单元 电晶体上方,该区域位元线系电连接于一第1个记 忆单元电晶体之汲极; 一埋入式区域位元线(buried local bit line),设置于该n 个记忆单元电晶体下方,该埋入式区域位元线系电 连接于该第1个记忆单元电晶体之汲极;以及 一源极线(source line),设置于该埋入式区域位元线 下方,可电连接于一第n个记忆单元电晶体之源极; 该方法包含有: (a)输入一字元线电压至一第k个记忆单元电晶体之 控制闸极;以及 (b)浮置(float)该区域位元线,并输入一第一源极线 电压至该源极线以经由该埋入式区域位元线与该 源极线之电容耦合(capacitance coupling)增加该第k个 记忆单元电晶体之控制闸极与该埋入式区域位元 线之间之电压差; 其中该电压差系用来调整该第k个记忆单元电晶体 之浮置闸极所储存之电子数以程式化该第k个记忆 单元电晶体。 2.如申请专利范围第1项所述之方法,其中步骤(a)另 包含有输入一位元线电压至该第1个记忆单元电晶 体之汲极。 3.如申请专利范围第2项所述之方法,其中步骤(a)另 包含有输入一第二源极线电压至该源极线。 4.如申请专利范围第3项所述之方法,其中该位元线 电压系为正电压,以及该字元线电压系为负电压。 5.如申请专利范围第4项所述之方法,其中该第一、 第二源极线电压系为正电压,且该第二源极线电压 系小于该第一源极线电压。 6.如申请专利范围第1项所述之方法,其中步骤(b)系 提高该埋入式区域位元线之电压准位,且当该第k 个记忆单元电晶体之控制闸极与该埋入式区域位 元线之间之电压差大于一预定値时,该第k个记忆 单元电晶体之浮置闸极所储存之电子数会减少以 程式化该第k个记忆单元电晶体。 7.如申请专利范围第1项所述之方法,其中该n个记 忆单元电晶体中一第m个记忆单元电晶体不需程式 化,步骤(a)另包含有驱动该第m个记忆单元电晶体 之控制闸极对应一第一预定电压,以及步骤(b)另包 含有驱动该第m个记忆单元电晶体之控制闸极对应 一第二预定电压,而该第二预定电压与该埋入式区 域位元线之间之电压差小于该第一预定电压与该 埋入式区域位元线之间之电压差。 8.如申请专利范围第7项所述之方法,其中该第二预 定电压高于该第一预定电压,以及该第二预定电压 系为一正电压。 9.如申请专利范围第8项所述之方法,其中当该第m 个记忆单元电晶体之控制闸极由该第一预定电压 调整至该第二预定电压时,使用该埋入式区域位元 线与该第m个记忆单元电晶体之间之电容耦合来提 高该埋入式区域位元线之电压准位。 10.如申请专利范围第1项所述之方法,其中该非挥 发性记忆体另包含有一主位元线选择电晶体,电连 接于该第1个记忆单元电晶体之汲极以及一主位元 线(main bit line)之间,步骤(a)系驱动该主位元线对应 一位元线电压,并导通该主位元线选择电晶体以传 输该位元线电压至该第1个记忆单元电晶体之汲极 。 11.如申请专利范围第10项所述之方法,其中该非挥 发性记忆体另包含有一源极线选择电晶体,电连接 于该第n个记忆单元电晶体之源极以及该源极线之 间,该方法另包含有不导通该源极线选择电晶体。 12.如申请专利范围第11项所述之方法,其中步骤(b) 系不导通该主位元线选择电晶体以浮置该区域位 元线。 13.如申请专利范围第1项所述之方法,其中该非挥 发性记忆体另包含有以串接方式连接之r个记忆单 元电晶体,该区域位元线系设置于该r个记忆单元 电晶体上方,该区域位元线系电连接于该r个记忆 单元电晶体中之第1个记忆单元电晶体之汲极,该 埋入式区域位元线系设置于该r个记忆单元电晶体 下方,该埋入式区域位元线系电连接于该r个记忆 单元电晶体中之第1个记忆单元电晶体之汲极,该 源极线可电连接于该r个记忆单元电晶体中之第r 个记忆单元电晶体之源极,该r个记忆单元电晶体 中一第s个记忆单元电晶体不需程式化,步骤(a)另 包含有驱动该第s个记忆单元电晶体之控制闸极对 应一第一预定电压,以及步骤(b)另包含有驱动该第 s个记忆单元电晶体之控制闸极对应一第二预定电 压,而该第二预定电压与该埋入式区域位元线之间 之电压差小于该第一预定电压与该埋入式区域位 元线之间之电压差。 14.如申请专利范围第13项所述之方法,其中n等于r 。 图式简单说明: 图一为习知NAND型快闪记忆体之剖面示意图。 图二为图一所示之快闪记忆体的第一等效电路图 。 图三为本发明程式化快闪记忆体之方法的操作时 序图。 图四为图一所示之快闪记忆体的第二等效电路图 。 |
