| 主权项 |
1.一种可提升接地品质之半导体封装件,系包括: 导线架本体,系具有至少一晶片座、连接该晶片座 且用以支撑该晶片座的多数系条(Tie-Bar)、与布设 于该晶片座周围的多数导脚; 接地部,系包括与该系条连接的第一接地部以及与 该晶片座连接的第二接地部之其中至少一者,其中 ,每一第一接地部间系互不连接,而每一第二接地 部间亦互不连接; 至少一晶片,系接置于该晶片座上且电性连接至该 多数导脚与该接地部;以及 用以包覆该晶片与接地部之封装胶体。 2.如申请专利范围第1项之半导体封装件,其中,该 第一接地部与第二接地部间系互不连接。 3.如申请专利范围第1项之半导体封装件,其中,该 第一接地部系与该晶片座连接。 4.如申请专利范围第1项之半导体封装件,其中,该 第一接地部系未与该晶片座连接。 5.如申请专利范围第3项之半导体封装件,其中,该 第一接地部系包括相互连接以与该系条围置成一 镂空区域的接地区与连接区。 6.如申请专利范围第4项之半导体封装件,其中,该 第一接地部系为一长条形接地区。 7.如申请专利范围第1项之半导体封装件,其中,该 第二接地部系未与该系条连接。 8.如申请专利范围第7项之半导体封装件,其中,该 第二接地部系包括相互连接以与该晶片座边缘围 置成一镂空区域的接地区与连接区。 9.如申请专利范围第1项之半导体封装件,其中,每 一系条上均系形成有该第一接地部。 10.如申请专利范围第1项之半导体封装件,其中,该 第一接地部系分别位列于该系条两侧。 11.如申请专利范围第1项之半导体封装件,其中,该 晶片座之每一边缘上均系形成有该第二接地部。 12.如申请专利范围第1项之半导体封装件,其中,该 系条系与该晶片座之角缘连接。 13.如申请专利范围第1项之半导体封装件,其中,该 晶片座上未接置晶片之表面系外露出该封装胶体 外。 14.如申请专利范围第1项之半导体封装件,其中,该 晶片系藉由多数焊线以与该多数导脚及接地部进 行电性连接。 15.一种导线架,系包括: 本体,系具有至少一晶片座、连接该晶片座且用以 支撑该晶片座的多数系条(Tie-Bar)、与布设于该晶 片座周围的多数导脚;以及 接地部,系包括与该系条连接的第一接地部以及与 该晶片座连接的第二接地部之其中至少一者,其中 ,每一第一接地部间系互不连接,而每一第二接地 部间亦互不连接。 16.如申请专利范围第15项之导线架,其中,该第一接 地部与第二接地部间系互不连接。 17.如申请专利范围第15项之导线架,其中,该第一接 地部系与该晶片座连接。 18.如申请专利范围第15项之导线架,其中,该第一接 地部系未与该晶片座连接。 19.如申请专利范围第17项之导线架,其中,该第一接 地部系包括相互连接以与该系条围置成一镂空区 域的接地区与连接区。 20.如申请专利范围第18项之导线架,其中,该第一接 地部系为一长条形接地区。 21.如申请专利范围第15项之导线架,其中,该第二接 地部系未与该系条连接。 22.如申请专利范围第21项之导线架,其中,该第二接 地部系包括相互连接以与该晶片座边缘围置成一 镂空区域的接地区与连接区。 23.如申请专利范围第15项之导线架,其中,每一系条 上均系形成有该第一接地部。 24.如申请专利范围第15项之导线架,其中,该第一接 地部系分别位列于该系条两侧。 25.如申请专利范围第15项之导线架,其中,该晶片座 之每一边缘上均系形成有该第二接地部。 26.如申请专利范围第15项之导线架,其中,该系条系 与该晶片座之角缘连接。 图式简单说明: 第1图系本发明之导线架的较佳实施例上视图; 第2图系第1图所示之导线架于接置晶片后之上市 图; 第3A图系本发明之半导体封装件自第2图之3A-3A线 所视之剖视图; 第3B图系本发明之半导体封装件自第2图之3B-3B线 所视之剖视图; 第4A至4C图系本发明之导线架的第二、三、四实施 例于接置晶片后之上视图; 第5A图系美国专利第5,814,877号案所揭示之导线架 上视图; 第5B图系自第5A图之5B-5B线所视之封装件剖视图; 第6A图系美国专利第6,437,427号案所揭示之导线架 上视图; 第6B图系自第6A图之6B-6B线所视之封装件剖视图; 第7A图系美国专利第6,380,048号案所揭示之导线架 上视图; 第7B图系自第7A图之7B-7B线所视之封装件剖视图; 第8A图系习知半导体封装件之导线架的接地环于 升温制程中产生变形之上视图; 第8B图系自第8A图之8B-8B线所视之接地环变形的剖 视图; 第9A图系第7A图所示之导线架的S型系条释放应力 示意图; 第9B图系自第9A图之9B-9B线所视之接地环变形的剖 视图;以及 第9C图系自第9A图之9C-9C线所视之接地环变形与接 地线断裂的剖视图。 |
