| 主权项 |
1.一种用于减少具有一像素频率(ppll_clk)之萤幕上 显示图像的干扰图案之方法,其中能以一控制单元 (800)提供给该萤幕的像素资料来说明该图像,该方 法包含: 在像素资料之产生过程中,变动一或数个用于产生 该等像素资料的时脉信号。 2.如申请专利范围第1项之方法,其中在该等像素资 料之产生过程中,改变该像素频率(ppll_clk)。 3.如申请专利范围第1项之方法,其中改变该像素频 率(ppll_clk)之步骤包含一依时间而定的频率调变( frequency modulation;FM)。 4.如申请专利范围第3项之方法,其中该等像素资料 包含复数个部份,且其中该依时间而定的频率调变 (frequency modulation;FM)在该等像素资料之部份上系时 间连续的。 5.如申请专利范围第3项之方法,其中该等像素资料 包含复数个部份,且其中该依时间而定的频率调变 (frequency modulation;FM)在该等像素资料之部份上系时 间离散的,其中在部份之一变化中发生该频率(ppll_ clk)之一变化。 6.如申请专利范围第1项之方法,其中该控制单元包 含构件(108),该构件依据一已应用的输入频率(sys_ clk)产生该像素频率(ppll_clk),其中改变该像素频率( ppll_clk)之步骤包含改变该输入频率(sys_clk)。 7.如申请专利范围第6项之方法,其中由该控制单元 (800)之一外部频率来源(128)或由该控制单元(800)之 一内部频率来源(132)提供该输入频率(sys_clk)。 8.如申请专利范围第6项之方法,其中该控制单元包 含一记忆体介面(814),其由一驱动信号以一记忆体 频率(mpll_clk)驱动,以及用以产生该记忆体频率(mpll _clk)的构件(116),其中将用以产生该像素频率(ppll_ clk)的构件(108)之输入频率(sys_clk)进一步应用于用 以产生该记忆体频率(mpll_clk)的构件(116)。 9.如申请专利范围第6项之方法,其中用以产生该像 素频率(ppll_clk)之构件包含一展频锁相回路。 10.一种用于控制以一像素频率(ppll_clk)运作之一萤 幕以在该萤幕上显示具有已减少干扰图案之一图 像的控制单元,该控制单元包含: 一用于接收图像资料之输入(802、804、806); 处理构件(812),其处理所接收到的图像资料以产生 该等像素资料,其中在该等像素资料产生过程中, 该处理构件(812)变动用于产生该等像素资料的时 脉信号之一或数个;以及 一提供该等像素资料以供显示之输出(818)。 11.如申请专利范围第10项之控制单元,其中在该等 像素资料之产生过程中,该处理构件(812)改变该像 素频率(ppll_clk)。 12.如申请专利范围第10项之控制单元,其中该等处 理构件(812)包含一像素频率产生器(108),其依据一 变化的输入频率信号(sys_clk)产生该像素频率(ppll_ clk)。 13.如申请专利范围第12项之控制单元,其中依据一 外部恒定频率信号,由一外部信号来源(128)或由一 内部频率控制(134)提供该可变输入频率信号。 14.如申请专利范围第12项之控制单元,其中该等处 理单元包含一记忆体频率产生器(116),其依据该输 入频率信号(sys_clk),产生用于一驱动信号之一记忆 体频率(mpll_clk),该驱动信号用于一记忆体介面(814) 。 15.如申请专利范围第12项之控制单元,其中该像素 频率产生器包含一展频锁相回路。 图式简单说明: 图1A至C一时间连续调变函数g(t)的范例; 图2A至C一时间离散调变函数g(k)的范例; 图3一方块图,其说明一萤幕之一控制晶片中的时 脉产生; 图4依据本发明之一第一具体实施例并具有外部频 率调变的一控制单元之一方块图; 图5依据本发明之一第二具体实施例并具有内部频 率调变的一控制单元; 图6在一展频锁相回路中的频率回应; 图7在具有记忆体与萤幕介面之一LCD控制单元中的 干扰图案之一范例; 图8一已知的LCD控制单元之一方块图; 图9显示图8的LCD控制单元之萤幕介面之一等效图 式; 图10A具有一萤幕介面之一LCD控制单元中的一干扰 图案; 图10B具有一萤幕介面与一记忆体介面之一LCD控制 单元的一干扰图案;以及 图11说明一干扰图案的形成之一图示。 |
