| 主权项 |
1.一种在一多层电路板(multi-layer circuit board)上设 置对应复数个凸块焊垫(bumper pad)之复数个讯号绕 线(signal trace)之布线方法,该多层电路板包含有至 少有一第一层与一第二层,该布线方法包含有: 依据复数个三角单元(triangle unit)来排列该复数个 凸块焊垫; 在该第一层上设置对应复数个凸块焊垫之复数个 讯号绕线; 在该第二层上设置对应复数个凸块焊垫之复数个 讯号绕线,该第二层之该复数个讯号绕线未于垂直 面与该第一层之复数个讯号绕线平行;以及 在该第一与第二层之复数个讯号绕线之间设置复 数个屏蔽绕线(shielding trace)。 2.如申请专利范围第1项所述之布线方法,其中该多 层电路板另包含有一第三层,用来作为一接地平面 (ground plane),且该复数个屏蔽绕线系连接于该第三 层。 3.如申请专利范围第2项所述之布线方法,其中该第 二层系垂直地位于该第一层之下方,以及该第三层 系垂直地位于该第二层之下方。 4.如申请专利范围第1项所述之布线方法,系应用于 一覆晶封装(flip-chip packaging)技术,一引线接合技术 ,一卷带式自动接合技术,以及其他封装技术。 5.一种区块式布线方法,用来在一多层电路板(multi- layer circuit board)上设置对应复数个凸块焊垫(bumper pad)之复数个讯号绕线(signal trace),该多层电路板包 含有至少有一第一层与一第二层,该区块式布线方 法包含有: 依据一特殊排列方式将该复数个凸块焊垫规划成 一凸块焊垫区块; 指定对应该凸块焊垫区块中复数个凸块焊垫之复 数个讯号绕线为设置于该第一层上之复数个第一 层绕线; 指定对应该凸块焊垫区块中复数个凸块焊垫之复 数个讯号绕线为设置于该第二层上之复数个第二 层绕线; 以一直线方式来设置该复数个第一层绕线; 以一转折方式设置该复数个第二层绕线以使该复 数个第二层绕线未垂直地平行于该复数个第一层 绕线;以及 屏蔽该复数个第一层绕线与该复数个第二层绕线 。 6.如专利申请范围第5项所述之区块式布线方法,其 另包含有: 在该多层电路板之第一层上的每两相邻第一层绕 线之间设置一第一层屏蔽绕线;以及 在该多层电路板之第二层上的每两相邻第二层绕 线之间设置一第二层屏蔽绕线。 7.如专利申请范围第6项所述之区块式布线方法,其 中该多层电路板另包含有一第三层,用来作为一接 地平面,该区块式布线方法另包含有: 利用连接至该第三层之每一第一层屏蔽绕线来进 行接地;以及 利用连接至该第三层之每一第二层屏蔽绕线来进 行接地。 8.如专利申请范围第7项所述之区块式布线方法,其 中该第二层系垂直地位于该第一层之下方,以及该 第三层系垂直地位于该第二层之下方。 9.如专利申请范围第5项所述之区块式布线方法,其 中每一凸块焊垫区块包含有八个凸块焊垫,其排列 系对应复数个正三角单元,且该八个凸块焊垫系对 应八个可传输输入/输出讯号之讯号绕线。 10.如专利申请范围第9项所述之区块式布线方法, 其中该凸块焊垫区块系设置于一晶粒(die)之一边 缘区域(periphery area)。 11.如申请专利范围第5项所述之区块式布线方法, 系应用于一覆晶封装(flip-chip packaging)技术以及其 他封装技术。 12.如专利申请范围第5项所述之区块式布线方法, 其中该多层电路板系为一六层增层式基板(6-layer build-up substrate)或一应用于高接脚数之任何多层板 。 13.一种设置对应复数个凸块焊垫之复数个讯号绕 线之方法,其系应用于一多层电路板(multi-layer circuit board)上之一晶粒(die),该方法包含有: 使用设置于该晶粒之晶粒边缘区域(periphery area)之 复数个凸块焊垫; 使用设置于该晶粒之晶粒中心区域(center area)之复 数个电源端/接地端凸块焊垫; 指定复数个凸块焊垫以特殊方式排列; 指定对应复数个凸块焊垫之复数个讯号绕线为设 置于该第一层上之复数个第一层绕线; 指定对应复数个凸块焊垫之复数个讯号绕线为设 置于该第二层上之复数个第二层绕线,其中该第二 层系垂直地位于该第一层之下方; 以一直线方式来设置该复数个第一层绕线; 以一转折方式来设置该复数个第二层绕线以使该 复数个第二层绕线未垂直地位于该复数个第一层 绕线之下方;以及 经由自该复数个电源端/接地端凸块焊垫设置复数 个屏蔽绕线来屏蔽该复数个第一层绕线与该复数 个第二层绕线。 14.如专利申请范围第13项所述之方法,其中该复数 个讯号绕线可传输复数个输入/输出讯号,用来连 接该晶粒与设置于该多层电路板上之复数个外部 元件。 15.如专利申请范围第13项所述之方法,其中该复数 个凸块焊垫可组成复数个凸块焊垫区块。 16.如专利申请范围第15项所述之方法,其中每一凸 块焊垫区块包含有八个凸块焊垫,其排列系对应复 数个正三角单元。 17.如专利申请范围第13项所述之方法,其中该复数 个屏蔽绕线包含有配置于该第一层之复数个第一 层屏蔽绕线以及配置于该第二层之复数个第二层 屏蔽绕线。 18.如专利申请范围第17项所述之方法,其另包含有: 在该多层电路板之第一层上的每两相邻第一层绕 线之间设置每一第一层屏蔽绕线;以及 在该多层电路板之第二层上的每两相邻第二层绕 线之间设置每一第二层屏蔽绕线。 19.如专利申请范围第18项所述之方法,其中该多层 电路板另包含有一第三层,用来作为一电源/接地 平面,该方法另包含有: 利用连接至该第三层之每一第一层屏蔽绕线来进 行接地;以及 利用连接至该第三层之每一第二层屏蔽绕线来进 行接地。 20.如专利申请范围第13项所述之方法,其中该多层 电路板系为一六层增层式基板(6-layer build-up substrate)或应用于高接脚数之任何多层板。 21.如申请专利范围第13项所述之方法,系应用于一 覆晶封装(flip-chip packaging)技术或其他封装技术。 图式简单说明: 图一系为习知于六层增层式基板上配置一晶粒的 示意图。 图二系为图一所示之六层增层式基板的示意图。 图三系为图一所示之区域的放大示意图。 图四系为设置于图一、三所述之晶粒上之凸块焊 垫的示意图。 图五系为复数个凸块焊垫与复数个相对应讯号绕 线的第一种配置示意图。 图六系为图五所示之多层基板中一部分的立体示 意图。 图七系为复数个凸块焊垫之第二种配置与图五所 示之凸块焊垫之第一种配置的示意图。 图八系为本发明应用于图七所示之凸块焊垫区块 之布线方法的流程图。 图九系为图七所示之凸块焊垫区块与其相对应之 讯号绕线与屏蔽绕线的示意图。 图十系为从图五所示之实施例改良至图九所示之 实施例的示意图。 图十一系为本发明方法应用于图十所示之实施例E 的流程图。 图十二系为图十所示之实施例E的剖面图。 图十三系为本发明于一晶粒设置复数个凸块焊垫 与相对应第一层绕线的示意图。 |
