| 主权项 |
1.一种半导体装置,系具备: 形成于半导体基板之主表面之第1导电型之第1杂 质领域; 形成于前述第1杂质领域之表面的第1分离绝缘膜; 形成于位于前述第1分离绝缘膜正下方之前述第1 杂质领域之部分之第2导电型之第2杂质领域; 于前述第1杂质领域之部分之表面,与前述第1分离 绝缘膜隔着距离而形成之第2导电型之第3杂质领 域; 在隔着前述第1分离绝缘膜而在前述第3杂质领域 所在侧之相反侧之前述第1杂质领域之部分之表面 ,与前述第1分离绝缘膜隔着距离而形成之第2导电 型之第4杂质领域; 形成于前述第2杂质领域与前述第3杂质领域所夹 之前述第1杂质领域之部分上之第1电极部;以及 形成于前述第2杂质领域与前述第4杂质领域所夹 之前述第1杂质领域之部分上之第2电极部。 2.如申请专利范围第1项之半导体装置,其中具备: 与前述第1分离绝缘膜相对,在前述第3杂质领域所 在侧之前述第1杂质领域之部分之表面,与前述第1 分离绝缘膜隔着距离而形成之第2分离绝缘膜; 与前述第1分离绝缘膜相对,在前述第4杂质领域所 在侧之前述第1杂质领域之部分之表面,与前述第1 分离绝缘膜隔着距离而形成之第3分离绝缘膜, 前述第3杂质领域系包含: 形成于位于前述第2分离绝缘膜正下方之前述第1 杂质领域之部分之具有预定杂质浓度之第1浓度领 域; 与前述第1浓度领域电性连接,朝着相对于前述第2 分离绝缘膜离开第1分离绝缘膜之方向而形成,具 有较前述第1浓度领域更高之杂质浓度之第2浓度 领域, 前述第4杂质领域系包含: 形成于位于前述第3分离绝缘膜正下方之前述第1 杂质领域之部分之具有预定杂质浓度之第3浓度领 域; 与前述第3浓度领域电性连接,朝着相对于前述第3 分离绝缘膜离开第1分离绝缘膜之方向而形成,具 有较前述第3浓度领域更高之杂质浓度之第4浓度 领域。 3.如申请专利范围第2项之半导体装置,其中,前述 第2杂质领域、前述第3杂质领域以及前述第4杂质 领域系做为阱而分别形成。 4.如申请专利范围第2项之半导体装置,其中,前述 第1电极部以及前述第2电极部,系以横越前述第1杂 质领域之表面之方式分别形成, 位于前述第1电极部正下方之第1通道领域之与前 述第1电极部横越前述第1杂质领域之表面的长度 对应之通道宽度,系设定成:较位于前述第2电极部 正下方之第2通道领域之与前述第2电极部横越前 述第1杂质领域之表面之长度对应之通道宽度为短 , 在前述第2杂质领域中,前述第2杂质领域之沿着前 述第1电极部以及前述第2电极部延伸之方向的宽 度,系由位于前述第1通道领域侧之部分朝着位于 前述第2通道领域侧之部分平缓变化。 5.如申请专利范围第2项之半导体装置,其中,前述 第1电极部以及前述第2电极部,系以横越前述第1杂 质领域之表面之方式分别形成, 与前述第1电极部横越前述第1杂质领域之表面的 长度对应之前述第1通道领域之通道宽度,系设定 成: 与前述第2电极部横越前述第1杂质领域之表面之 长度对应之前述第2通道领域之通道宽度为短, 前述第2杂质领域设有:前述第2杂质领域之沿着前 述第1电极部以及前述第2电极部延伸之方向的宽 度,在位于前述第1通道领域侧之部分以及位于前 述第2通道领域侧之部分之间急峻变化之部分, 前述第2电极部,系以覆盖前述第2杂质领域之前述 急峻变化之部分之方式形成。 6.如申请专利范围第1项之半导体装置,其中,前述 第2杂质领域、前述第3杂质领域以及前述第4杂质 领域系做为阱而分别形成。 7.如申请专利范围第1项之半导体装置,其中,前述 第1电极部以及前述第2电极部,系以横越前述第1杂 质领域之表面之方式分别形成, 位于前述第1电极部正下方之第1通道领域之与前 述第1电极部横越前述第1杂质领域之表面的长度 对应之通道宽度,系设定成:较位于前述第2电极部 正下方之第2通道领域之与前述第2电极部横越前 述第1杂质领域之表面之长度对应之通道宽度为短 , 在前述第2杂质领域中,前述第2杂质领域之沿着前 述第1电极部以及前述第2电极部延伸之方向的宽 度,系由位于前述第1通道领域侧之部分朝着位于 前述第2通道领域侧之部分平缓变化。 8.如申请专利范围第1项之半导体装置,其中,前述 第1电极部以及前述第2电极部,系以横越前述第1杂 质领域之表面之方式分别形成, 与前述第1电极部横越前述第1杂质领域之表面的 长度对应之前述第1通道领域之通道宽度,系设定 成:与前述第2电极部横越前述第1杂质领域之表面 之长度对应之前述第2通道领域之通道宽度为短, 前述第2杂质领域设有:前述第2杂质领域之沿着前 述第1电极部以及前述第2电极部延伸之方向的宽 度,在位于前述第1通道领域侧之部分以及位于前 述第2通道领域侧之部分之间急峻变化之部分, 前述第2电极部,系以覆盖前述第2杂质领域之前述 急峻变化之部分之方式形成。 9.一种半导体装置,系具备: 形成于半导体基板之主表面之第1导电型之第1杂 质领域; 形成于前述第1杂质领域之表面的分离绝缘膜; 形成于位于前述分离绝缘膜正下方之前述第1杂质 领域之部分之第2导电型之第2杂质领域; 与前述第2杂质领域电性连接,朝着离开前述分离 绝缘膜之方向而形成于前述第1杂质领域之部分之 第2导电型之第3杂质领域; 与前述分离绝缘膜隔着距离而形成于前述第3杂质 领域所在侧之相反侧之前述第1杂质领域之部分之 表面之第2导电型之第4杂质领域;以及 形成于前述第2杂质领域与前述第4杂质领域所夹 之前述第1杂质领域之部分上之电极部, 前述第2杂质领域形成有:在前述电极部侧至前述 第3杂质领域侧之间,沿着与由前述电极部朝着前 述第3杂质领域之方向大致呈直交之方向之宽度形 成得较窄之部分。 10.如申请专利范围第9项之半导体装置,其中,前述 第2杂质领域中之前述宽度,系由前述电极部侧朝 着前述第3杂质领域侧平缓变化。 11.如申请专利范围第9项之半导体装置,其中,前述 电极部系以覆盖前述第2杂质领域中前述宽度变化 之部分之方式形成。 12.如申请专利范围第9项之半导体装置,其中具备 有:固定在与前述第3杂质领域同电位,以覆盖前述 第2杂质领域之方式形成于前述分离绝缘膜上之另 一电极部。 图式简单说明: 第1图为本发明之第1实施形态之半导体装置之第2 图所示之剖面线I-I之剖面图。 第2图为在相同之实施形态中,第1图所示之半导体 装置之平面图。 第3图为在相同之实施形态中,显示第1图与第2图所 示之半导体装置之一等效电路之图。 第4图为在相同之实施形态中,显示第1图与第2图所 示之半导体装置之另一等效电路之图。 第5图为本发明之第2实施形态之半导体装置之第6 图所示之剖面线V-V之剖面图。 第6图为在相同之实施形态中,第5图所示之半导体 装置之平面图。 第7图为在相同之实施形态中,显示第5图与第6图所 示之半导体装置之等效电路之图。 第8图为本发明之第3实施形态之半导体装置之平 面图。 第9图为在相同之实施形态中,用以说明第8图所示 之半导体装置之效果之一平面图。 第10图为本发明之第4实施形态之半导体装置之平 面图。 第11图为在相同之实施形态中,显示第10图所示之 半导体装置之一等效电路之图。 第12图为在相同之实施形态中,显示第10图所示之 半导体装置之另一等效电路之图。 第13图为本发明之第5实施形态之半导体装置之平 面图。 第14图所示之剖面线XIII-XIII之剖面图。 第15图为本发明之第6实施形态之半导体装置之平 面图。 第16图为本发明之第7实施形态之半导体装置之平 面图。 第17图为在相同之实施形态中,显示第16图所示之 半导体装置之一等效电路之图。 第18图为在相同之实施形态中,显示第16图所示之 半导体装置之另一等效电路之图。 第19图为本发明之第8实施形态之半导体装置之平 面图。 第20图为在相同之实施形态中,显示第19图所示之 半导体装置之一等效电路之图。 第21图为在相同之实施形态中,显示第19图所示之 半导体装置之另一等效电路之图。 |
