测试逻辑及平行嵌入式记忆体

摘要

本发明揭示一种利用与记忆体内置自我测试(built in self test；BIST)平行的逻辑扫描链测试程序，进行逻辑与嵌入式记忆体测试之技术。此系藉由记忆体与逻辑区段之间的电压隔离及逻辑与记忆体测试时脉之间的隔离之组合而实现。在BIST操作过程中导入一测试演算法以致动与停用该扫描链操作。