| 主权项 |
1.一种电子装置,系具备: 于一面具备收容凹部的壳体;及 插入、接着于上述收容凹部之COB封装; 上述COB封装,系包含: 具于第1面使多数外部电极端子露出之配线的基板 ; 于成为上述第1面之背面的第2面或上述第1面,一沿 上述外部电极端子之配列方向,且于上述基板之全 长设置的沟; 堵住上述沟般被埋入之绝缘性树脂所构成之封装 部;及 为上述封装部覆盖,固定于上述沟底,电极介由连 接手段电连接上述配线的1至多数半导体元件; 使上述外部电极端子露出般接着于上述壳体。 2.如申请专利范围第1项之电子装置,其中 于上述基板固定构成记忆晶片之1至多数半导体元 件,及控制上述记忆晶片之控制晶片而构成记忆卡 。 3.如申请专利范围第1项之电子装置,其中于上述壳 体之缘部设方向部辨识部。 4.一种电子装置,系具备: 于一面具备收容凹部的壳体;及 插入、接着于上述收容凹部之COB封装; 上述COB封装,系包含: 于第1面具备使多数外部电极端子露出之配线的基 板; 于成为上述第1面之背面的第2面或上述第1面,沿上 述外部电极端子之配列方向,且于上述基板之全长 设置的沟; 堵住上述沟之一部分般被埋入之绝缘性树脂所构 成之封装部; 为上述封装部覆盖,固定于上述沟底,电极介由连 接手段电连接上述配线的1至多数半导体元件;及 固定于不被上述封装覆盖之沟内,电极介由连接手 段电连接上述配线的1至多数半导体元件; 使上述外部电极端子露出般接着于上述壳体。 5.如申请专利范围第4项之电子装置,其中 于上述基板固定构成记忆晶片之1至多数半导体元 件,及控制上述记忆晶片之控制晶片而构成记忆卡 。 6.如申请专利范围第4项之电子装置,其中 于上述壳体之缘部设方向部辨识部。 7.一种电子装置,系具备: 于一面具备收容凹部的壳体;及 插入、接着于上述收容凹部之COB封装; 上述COB封装,系包含: 于第1面具备使多数外部电极端子露出之配线的基 板; 覆盖成为上述第1面之背面的第2面全区域般设置 的绝缘性树脂所构成之封装部; 于上述第1面,沿上述外部电极端子之配列方向,且 于上述基板之全长设置的沟; 堵住上述沟般被埋入之绝缘性树脂所构成之封装 部;及 于上述各封装部,为封装部覆盖,固定于上述基板, 电极介由连接手段电连接上述配线的1至多数半导 体元件; 使上述外部电极端子露出般接着于上述壳体。 8.如申请专利范围第7项之电子装置,其中 于上述基板固定构成记忆晶片之1至多数半导体元 件,及控制上述记忆晶片之控制晶片而构成记忆卡 。 9.如申请专利范围第7项之电子装置,其中 于上述壳体之缘部设方向部辨识部。 10.一种记忆卡之制造方法,其特征为具有以下制程 : 准备配线基板的制程,该配线基板具有:主面;上述 主面相反侧的背面;上述主面之多个单位基板区域 ;形成于上述主面上的多条配线;及形成于上述背 面上的多个外部电极端子; 准备多个半导体晶片之制程,该多个半导体晶片分 别具有:主面;上述主面相反侧的背面;及形成于上 述主面上的多个电极; 将上述多个半导体晶片配置于分别对应之单位基 板区域上,介由上述多条配线电连接上述半导体晶 片之电极与上述多个外部电极端子的制程; 形成由绝缘性树脂构成之封装部,藉由上述封装部 覆盖上述多个半导体晶片与上述多个单位基板区 域的制程; 藉由切刀同时切断上述封装部及上述配线基板,依 上述每一单位基板区域分割上述封装部及上述配 线基板的制程; 准备多个壳体的制程; 于上述分割制程之后,将包含分割之封装部及配线 基板的构件之各个,使上述多个外部电极端子呈露 出地分别收纳于上述多个壳体之各个的制程。 11.如申请专利范围第10项之记忆卡之制造方法,其 中 上述多个壳体系分别具有凹部,在收纳上述构件之 制程中,系将上述构件之各个嵌入对应之上述壳体 之凹部。 12.如申请专利范围第10项之记忆卡之制造方法,其 中 于收纳上述构件之制程中,系将上述构件之各个以 接着材接着于对应之上述壳体。 13.如申请专利范围第10项之记忆卡之制造方法,其 中 形成上述封装部之制程,系藉由传递模塑法进行。 14.如申请专利范围第10项之记忆卡之制造方法,其 中 将上述多个半导体晶片配置、电连接之制程,系具 有:将上述多个半导体晶片之各个背面以接着材固 定于对应之单位基板区域上的制程;及藉由导线接 合将被固定之上述多个半导体晶片之电极及上述 配线予以电连接的制程。 15.如申请专利范围第10项之记忆卡之制造方法,其 中 在准备上述多个半导体晶片之制程中,系准备多个 记忆晶片及多个控制晶片; 将上述半导体晶片配置、电连接之制程,系具有: 于上述各个单位基板区域配置至少一个记忆晶片 及至少一个控制晶片,将上述记忆晶片及控制晶片 电连接于上述配线之制程。 16.如申请专利范围第10项之记忆卡之制造方法,其 中 上述多个壳体系由塑胶形成。 17.一种记忆卡之制造方法,其特征为具有以下制程 : 准备配线基板的制程,该配线基板具有:主面;上述 主面相反侧的背面;上述主面之第1区域;形成于上 述主面上的多条配线;及形成于上述背面上的多个 外部电极端子; 准备半导体晶片之制程,该半导体晶片具有:主面; 上述主面相反侧的背面;及形成于上述主面上的多 个电极; 将上述半导体晶片配置于上述第1区域上,电连接 上述半导体晶片之电极与上述配线的制程; 形成由绝缘性树脂构成之封装部,藉由上述封装部 覆盖上述半导体晶片与上述第1区域的制程; 沿着上述第1区域之周围,藉由切刀切断上述封装 部及上述配线基板的制程; 准备壳体的制程; 于上述切断制程之后,将包含上述半导体晶片及被 切断之封装部及被切断之配线基板的构件,使上述 多个外部电极端子呈露出地收纳于上述壳体的制 程。 18.如申请专利范围第17项之记忆卡之制造方法,其 中 上述壳体系具有凹部,在收纳上述构件之制程中, 系将上述构件嵌入上述壳体之凹部。 19.如申请专利范围第17项之记忆卡之制造方法,其 中 于收纳上述构件之制程中,系将上述构件以接着材 接着于上述壳体。 20.如申请专利范围第17项之记忆卡之制造方法,其 中 形成上述封装部之制程,系藉由传递模塑法进行。 21.如申请专利范围第17项之记忆卡之制造方法,其 中 将上述半导体晶片配置、电连接之制程,系具有: 将上述半导体晶片之背面以接着材固定于上述第1 区域上的制程;及藉由导线接合将被固定之上述半 导体晶片之电极及上述配线予以电连接的制程。 22.如申请专利范围第17项之记忆卡之制造方法,其 中 在准备上述半导体晶片之制程中,系准备记忆晶片 及控制晶片; 将上述半导体晶片配置、电连接之制程,系具有: 于上述第1区域配置上述记忆晶片及上述控制晶片 ,将上述记忆晶片及控制晶片电连接于上述配线之 制程。 23.如申请专利范围第17项之记忆卡之制造方法,其 中 上述多个壳体系由塑胶形成。 24.如申请专利范围第17项之记忆卡之制造方法,其 中 于上述切断制程,系藉由切刀同时切断上述封装部 及上述配线基板。 25.一种记忆卡之制造方法,其特征为具有以下制程 : 准备配线基板的制程,该配线基板具有:具主面及 背面的第1区域;形成于上述第1区域之主面上的多 条配线;及形成于上述第1区域之背面上,沿上述第1 区域之背面之一边被配列的多个外部电极端子; 准备半导体晶片之制程,该半导体晶片具有:主面; 上述主面相反侧的背面;及形成于上述主面上的多 个电极; 将上述半导体晶片配置于上述第1区域之主面上, 电连接上述半导体晶片之电极与上述配线的制程; 形成由绝缘性树脂构成之封装部,藉由上述封装部 覆盖上述半导体晶片与上述第1区域之主面的制程 ; 沿着上述第1区域之一边,藉由切刀切断上述封装 部及上述配线基板的制程; 准备壳体的制程; 于上述切断制程之后,将包含上述半导体晶片,切 断之封装部及切断之配线基板的构件,使上述多个 外部电极端子及上述第1区域之背面之一边呈露出 地收纳于上述壳体的制程。 26.如申请专利范围第25项之记忆卡之制造方法,其 中 上述壳体系具有凹部,在收纳上述构件之制程中, 系将上述构件嵌入上述壳体之凹部。 27.如申请专利范围第25项之记忆卡之制造方法,其 中 于收纳上述构件之制程中,系将上述构件以接着材 接着于上述壳体。 28.如申请专利范围第25项之记忆卡之制造方法,其 中 形成上述封装部之制程,系藉由传递模塑法进行。 29.如申请专利范围第25项之记忆卡之制造方法,其 中 将上述半导体晶片配置、电连接之制程,系具有: 将上述半导体晶片之背面以接着材固定于上述第1 区域之主面上的制程;及藉由导线接合将被固定之 上述半导体晶片之电极及上述配线予以电连接的 制程。 30.如申请专利范围第25项之记忆卡之制造方法,其 中 在准备上述半导体晶片之制程中,系准备记忆晶片 及控制晶片; 将上述半导体晶片配置、电接之制程,系具有:于 上述第1区域之主面上配置上述记忆晶片及上述控 制晶片,将上述记忆晶片及控制晶片电连接于上述 配线之制程。 31.如申请专利范围第25项之记忆卡之制造方法,其 中 上述多个壳体系由塑胶形成。 32.如申请专利范围第25项之记忆卡之制造方法,其 中 于上述切断制程,系藉由切刀同时切断上述封装部 及上述配线基板。 33.如申请专利范围第25项之记忆卡之制造方法,其 中 在收纳于上述壳体之制程中,系配置上述构件以使 上述第1区域之背面之一边相较于上述外部电极端 子更位于记忆卡插入方向之前端侧。 34.一种记忆卡,其特征为具有: 具有主面及背面的配线基板; 多个外部电极端子,系于上述配线基板之背面上沿 上述背面之一边被配列; 多数配线,系形成于上述配线基板之主面上; 半导体晶片,其被配置于上述配线基板之主面上, 介由上述多条配线电连接上述多个外部电极端子; 封装部,其被配置于上述配线基板之主面上,由覆 盖上述半导体晶片之绝缘性树脂形成;及 壳体,用于收纳包含上述配线基板、半导体晶片及 封装部的构件; 上述多个外部电极端子及上述配线基板之背面之 一边系露出于上述壳体; 上述封装部亦被形成于与上述背面之一边呈对向 的配线基板主面之一边上。 35.如申请专利范围第34项之记忆卡,其中 上述壳体系具有凹部,上述构件系被嵌入上述壳体 之凹部。 36.如申请专利范围第34项之记忆卡,其中 上述构件系介由接着材接着于上述壳体。 37.如申请专利范围第34项之记忆卡,其中 上述封装部,系沿着上述配线基板主面周缘部之部 分之全部周围被形成。 38.如申请专利范围第34项之记忆卡,其中 上述半导体晶片系以接着材固定于上述配线基板 之主面上,上述半导体晶片系介由多条接合导线电 连接于上述配线。 39.如申请专利范围第34项之记忆卡,其中 记忆晶片及控制晶片,系被配置于配线基板之主面 上,电连接于配线基板之配线。 40.如申请专利范围第34项之记忆卡,其中 上述壳体系塑胶形成。 41.如申请专利范围第34项之记忆卡,其中 沿着上述配线基板主面之一边的部分之配线基板 之侧面及封装部之侧面,系藉由切刀同时切断所形 成之切断面。 42.如申请专利范围第34项之记忆卡,其中 上述构件,系被收纳于壳体以使上述配线基板背面 之一边相较于上述多个外部电极端子更位于记忆 卡插入方向之前端侧。 图式简单说明: 图1:本发明实施形态1之记忆卡之模式断面图。 图2:实施形态1之记忆卡之背面之底面图。 图3:实施形态1之记忆卡之斜视图。 图4:实施形态1之记忆卡之反过来状态之斜视图。 图5:实施形态1之记忆卡之制程各状态之断面图。 图6:实施形态1之记忆卡之制程使用之矩阵状基板 之底面图。 图7:上述矩阵状基板之模式正面图。 图8:实施形态1之记忆卡制造时,单位基板区域搭载 之半导体元件之状态之模式平面图。 图9:实施形态1之记忆卡制造时,于矩阵状基板之一 面形成模塑体之状态之模式断面图。 图10:实施形态1之记忆卡制造中模塑时之树脂供给 状态之由下面侧看之模式图。 图11:实施形态1之记忆卡制造时,其他基板切断方 法模式图。 图12:本发明实施形态2之记忆卡之模式断面图。 图13:本发明实施形态3之记忆卡之反过来状态之斜 视图。 图14:本发明实施形态3之记忆卡之反过来状态之模 式断面图。 图15:实施形态3之记忆卡之制程使用之矩阵状基板 之底面图。 图16:实施形态3之记忆卡之各制程状态之底面图。 图17;本发明实施形态4之记忆卡之反过来状态之断 面图。 图18:实施形态4之记忆卡之底面图。 图19:实施形态4之记忆卡制造中半导体元件安装状 态之斜视图。 图20:实施形态4之记忆卡制造中半导体元件安装状 态之一例之部分断面图。 图21:实施形态4之记忆卡制造中半导体元件安装状 态之另一例之部分断面图。 图22:本发明实施形态5之记忆卡之反过来状态之断 面图。 图23:实施形态4之记忆卡之底面图。 图24:本发明实施形态6之记忆卡之反过来状态之斜 视图。 图25:实施形态6之记忆卡之反过来状态之断面图。 图26:实施形态6之记忆卡之各制程状态之断面图。 图27:实施形态6之记忆卡制造中COB封装安装于壳体 之状态之斜视图。 图28:本发明实施形态7之记忆卡之反过来状态之斜 视图。 图29:实施形态7之记忆卡之反过来状态之断面图。 图30:实施形态7之记忆卡之各制程状态之断面图。 图31:实施形态7之记忆卡制造中COB封装安装于壳体 之状态之斜视图。 图32:本发明实施形态7之变形例之记忆卡之反过来 状态之断面图。 图33:实施形态7之变形例之记忆卡之底面图。 图34:实施形态8之记忆卡之背面之底面图。 图35:实施形态7之记忆卡之反过来状态之断面图。 图36:本发明实施形态9之记忆卡之反过来状态之斜 视图。 图37:实施形态9之记忆卡之底面图。 图38:实施形态9之记忆卡之构成元件之COB封装制造 中由晶片接合至导线接合之各制程状态之断面图 。 图39:实施形态9之记忆卡之构成元件之COB封装制造 中传递模塑法之各阶段状态之断面图。 图40:实施形态9之记忆卡之构成元件之COB封装制造 中矩阵状基板分断之各阶段状态之断面图。 图41:实施形态9之记忆卡制造使用之矩阵状基板之 底面图。 图42:实施形态9之记忆卡制造中COB封装安装于壳体 之状态之斜视图。 图43:本发明人提案之记忆卡之平面图。 图44:图43之A-A线之断面图。 |
