| 主权项 |
1.一种快闪记忆体单元,包括: 一汲极,形成在一P型半导体基板中; 一通道区域,由一三倍N井形成; 一P井之一源极,在该三倍N井中形成; 一浮闸,形成在该通道区域上; 一隧道氧化膜,形成在该浮闸下; 一控制闸,在包括该浮闸之整体结构上形成有一预 设图案;及 一介电膜,形成在该控制闸下。 2.如请求项1之快闪记忆体单元,其中该浮闸之一边 缘与该源极及该汲极重叠。 3.如请求项1之快闪记忆体单元,尚包括一多晶矽层 ,位于该隧道氧化膜与该P井上之该介电膜之间。 4.如请求项1之快闪记忆体单元,尚包括一多晶矽层 ,位于该隧道氧化膜与该汲极上之该介电膜之间。 5.如请求项1之快闪记忆体单元,其中该隧道氧化膜 系一由一局部氧化隔离(LOCOS)制程形成之场隔离膜 ,或一由一浅沟槽隔离(STI)结构组成之场隔离膜。 6.如请求项5之快闪记忆体单元,其中该场隔离膜之 厚度系200nm至300nm。 7.一种抹除一快闪记忆体单元之方法,包括: 施加一负抹除电压至一控制闸;及 施加一正抹除电压至一P井; 由此累加在如请求项1所述之一快闪记忆体单元之 一浮闸中之电荷从该浮闸释出。 8.如请求项7之方法,其中该负抹除电压系-5V至-20V 。 9.如请求项7之方法,其中该正抹除电压系5V至20V。 10.如请求项7之方法,其中施加一正电压至该三倍N 井以维持该正抹除电压,其在施加该抹除电压期间 于一P-N二极体模式中施加至该P井。 11.如请求项10之方法,其中施加一电压至该三倍N井 ,该电压高于施加至该P井之电压。 12.如请求项11之方法,其中施加一电压至该三倍N井 ,该电压高于施加至该P井之电压0V至5V。 图式简单说明: 图1A及1B的图形说明根据程式化及抹除操作的快闪 记忆体单元的临限値电压变化。 图2的电路图说明因过度抹除单元而产生的功能故 障例子。 图3的布局图说明根据本发明典型实例的P型井场 效快闪单元。 图4是沿着图3A-A'看去的剖面图。 图5的示意图说明根据本发明实例的P型井场效快 闪单元操作。 图6的图形说明根据本发明的P型井场效快闪单元 的临限値电压聚合。 |
