| 主权项 |
1.一种记忆体模组,其包括: 复数个记忆体装置;及 一记忆体集线器,其包括: 一储存至少一通过一输入埠接收之记忆体请求之 记忆体请求伫列,该记忆体请求伫列耦合至该等记 忆体装置,以将储存于该记忆体请求伫列之每一记 忆体请求传输至该等记忆体装置,该记忆体请求伫 列可作业以输出传输至该等记忆体装置,一分别识 别各个读记忆体请求之读释放信号,并输出传输至 该等记忆体装置,一分别识别各个写记忆体请求之 写释放信号; 一耦合至该记忆体请求伫列之流程控制单元,该流 程控制单元可作业,以从该记忆体请求伫列接收该 读释放信号与该写释放信号,该流程控制单元可作 业以输出对应该等释放信号之状态信号; 一耦合该等记忆体装置之记忆体读伫列,该记忆体 读伫列从该等记忆体装置接收读取资料,并储存该 读取资料以耦合至一输出埠; 一耦合接收一信号之记忆体写伫列,该信号指示已 经从该记忆体请求伫列耦合至该等记忆体装置之 各个写记忆体请求,该记忆体写伫列储存指示一写 请求已被传输至该等记忆体装置之信号;及 一耦合至该流程控制单元,该记忆体读伫列与该记 忆体写伫列之回应产生器,该回应产生器可作业, 以产生各自包含该读取资料伫列之读取资料之读 回应,并由一输出埠传输,及一对应该流程控制单 元之一状态信号之读状态信号,该回应产生器进一 步可作业,由该输出埠传输各自包含一对应该流程 控制单元之一状态信号之写回应。 2.如申请专利范围第1项之记忆体模组,其中该等记 忆体装置各自包括动态随机存取记忆体。 3.如申请专利范围第1项之记忆体模组,其中该记忆 体集线器中之该记忆体请求伫列之该输入埠与该 记忆体集线器中之该回应产生器之该输出埠分别 包括光学输入与输出埠。 4.如申请专利范围第1项之记忆体模组,其中该记忆 体请求伫列可作业,以同时储存读记忆体请求与写 记忆体请求。 5.如申请专利范围第1项之记忆体模组,其中为回应 该记忆体请求伫列传输各个读请求至该等记忆体 装置,而将该读释放信号耦合至该流程控制单元, 而且其中为回应该记忆体请求伫列传输各个写请 求至该等记忆体装置,而将该写释放信号耦合至该 流程控制单元。 6.如申请专利范围第5项之记忆体模组,其中该流程 控制单元可作业,以对应各个读释放信号输出一读 状态信号,各个读状态信号分别唯一识别一读请求 ,而且其中该流程控制单元可作业,以对应各个写 释放信号输出一写状态信号,各个写状态信号分别 识别一写请求。 7.如申请专利范围第1项之记忆体模组,其中该回应 产生器可作业以产生一写回应信号并由一输出埠 传输,该写回应信号不是包含该写状态信号,就是 包含该读取资料与该写状态信号之组合。 8.如申请专利范围第1项之记忆体模组,其中该回应 产生器可作业以产生一读回应信号并由一输出埠 传输,该读回应信号不是包含读取资料与该读状态 信号,说是包含读取资料、该读状态信号与该写状 态信号。 9.如申请专利范围第8项之记忆体模组,其中该回应 产生器可作业,以产生一包含该写状态信号但没有 该读取资料之写回应信号,并由一输出埠传输。 10.一种记忆体集线器控制器,其包括: 一储存至少一通过一输入埠接收之记忆体请求之 记忆体请求伫列,该记忆体请求伫列为回应一流程 控制信号,可作业以从一输出埠发出储存于该记忆 体伫列之各个记忆体请求; 一耦合通过一输入埠接收读回应之回应伫列,该等 读回应包含各个读取资料与一识别对应该读取资 料之该读请求之读状态信号,该回应伫列进一步耦 合通过该输入埠接收写回应,该等写回应各自识别 一已经被服务之写请求,该回应伫列可作业,以耦 合至少各个读取回应信号之该读取资料至一资料 输出埠,并耦合各个读回应之该读状态信号与各个 写回应之该写状态信号至一流程控制埠;及 一耦合从该回应伫列接收该等读状态信号与该等 写状态信号之流程控制单元,该流程控制单元可作 业,以由该等状态信号判断该记忆体请求伫列所发 出之此些未处理记忆体请求,及根据该记忆体请求 伫列发出之此些未处理记忆体请求,产生一控制信 号并与该记忆体请求伫列耦合,该控制信号指示更 多的记忆体请求可被传送至该等记忆体模组之每 一个。 11.如申请专利范围第10项之记忆体集线器控制器, 其中该记忆体请求伫列可进一步作业,各个记忆体 请求与一唯一识别该个别记忆体请求之请求识别 一起由该输出埠发出。 12.如申请专利范围第11项之记忆体集线器控制器, 其中该流程控制单元可作业,以产生各个记忆体请 求之该请求识别并耦合至该记忆体请求伫列,而且 其中该流程控制单元根据耦合至该记忆体请求伫 列之该请求识别与从该回应伫列接收之该等读状 态信号及该等写状态信号之间的比较,进一步可作 业以产生该流程控制信号。 13.如申请专利范围第11项之记忆体集线器控制器, 其中该记忆体请求伫列之输出埠与该回应伫列之 输入埠分别包括光学输出与输入埠。 14.如申请专利范围第11项之记忆体集线器控制器, 其中该记忆体请求伫列可作业,以同时储存读记忆 体请求与写记忆体请求。 15.一种记忆体系统,其包括: 复数个记忆体模组,该等记忆体模组之每一个包括 : 复数个记忆体装置; 一储存至少一通过一输入埠接收之记忆体请求之 记忆体请求伫列,该记忆体请求伫列可耦合该等记 忆体装置,以将储存于该记忆体请求伫列之各个记 忆体请求传输至该等记忆体装置,该记忆体请求伫 列可作业,以分别输出一识别传输至该等记忆体装 置之各个读取记忆体请求之读释放信号,并分别输 出一识别传输至该等记忆体装置之各个写记忆体 请求之写释放信号; 一耦合该记忆体请求伫列之流程控制单元,该流程 控制单元可作业,以从该记忆体请求伫列接收该读 释放信号与该写释放信号,该流程控制单元可作业 ,以输出对应该等读释放与写释放信号之状态信号 ; 一耦合至该等记忆体装置之记忆体读伫列,该记忆 体读伫列从该等记忆体装置接收读取资料,并储存 该储取资料,以耦合至一输出埠; 一耦合以接收一信号之记忆体写伫列,该信号指示 各个写记忆体请求已经从该记忆体请求伫列耦合 至该等记忆体装置,该记忆体写伫列储存该等信号 ,以耦合至一输出埠;及 一耦合至该流程控制单元、该记忆体读伫列与该 记忆体写伫列之回应产生器,该回应产生器可作业 ,以产生读取回应并由一输出埠传输,该等读取回 应各自包含该读取资料伫列之该读取资料与一对 应该流程控制单元之一状态信号之读状态信号,该 回应产生器进一步可作业,以由该输出埠传输写回 应,该等写回应各自包含一对应该流程控制单元之 一状态信号之写状态信号;及 一记忆体集线器,其包括: 一储存至少一通过一输入埠接收之记忆体请求之 记忆体请求伫列,该记忆体请求伫列为回应一流程 控制信号,耦合至该等记忆体模组之每一个之该记 忆体请求伫列,以传输储存于该记忆体请求伫列之 每一记忆体请求至该等记忆体模组之至少之一; 一耦合至该等记忆体模组之每一个之该回应产生 器之回应伫列,该回应伫列被耦合,以从该等记忆 体模组中之该等回应产生器,接收该等读回应与该 等写回应,该回应伫列可作业,以耦合至少各个读 回应之该读取资料至一资料输出埠,并耦合各个读 回应之该读状态信号与各个写回应之该写状态信 号至一流程控制埠;及 一耦合从该记忆体集线器控制器之该回应伫列接 收该等读状态信号与该等写状态信号之流程控制 单元,该流程控制单元可作业,以由该等状态信号 判断该等记忆体模组之每一个之该些未处理记忆 体请求,并根据该等记忆体模组之每一个中之该些 未处理记忆体请求,产生一控制信号并耦合至该记 忆体集线器控制器之该记忆体请求伫列,该控制信 号指示更多的记忆体请求可被传送至该等记忆体 模组之每一个。 16.如申请专利范围第15项之记忆体系统,其中该等 记忆体装置分别包括动态随机存取记忆体。 17.如申请专利范围第15项之记忆体系统,其中该记 忆体集线器控制器中之该记忆体回应伫列之该输 入埠与该等记忆体模组中之各个记忆体请求伫列 之输入埠各自包括光学输入埠,而且其中该记忆体 集线器控制器中之该记忆体请求伫列之该输出埠 与该等记忆体模组中之各个记忆体回应产生器之 该输出埠各自包括光学输出埠。 18.如申请专利范围第15项之记忆体系统,其中该记 忆体集线器控制器中与该等记忆体模组之每一个 中之该等记忆体请求伫列可作业,以同时储存读取 记忆体请求与写记忆体请求。 19.如申请专利范围第15项之记忆体系统,其中为回 应该记忆体模组中之该记忆体请求伫列将各个读 请求传输至该记忆体模组中之该等记忆体装置,而 将该读释放信号耦合至各个记忆体模组中之该流 程控制单元,而且其中为回应该记忆体模组中之该 记忆体请求伫列将各个写请求传输至该记忆体模 组中之该等记忆体装置,而将该写释放信号耦合至 各个记忆体模组中之该流程控制单元。 20.如申请专利范围第19项之记忆体系统,其中各个 记忆体模组中之该流程控制单元可作业,以对应各 个读释放信号输出一读状态信号,各个读状态信号 分别唯一识别一读请求,而且其中各个记忆体模组 中之该流程控制单元可作业,以对应各个写释放信 号输出一写状态信号,各个写状态信号分别唯一识 别一写请求。 21.如申请专利范围第19项之记忆体系统,其中各个 记忆体模组中之该回应产生器可作业,以产生一写 回应并由一输出埠传输,该写回应信号不是包含该 写状态信号,就是包含该读取资料与该写状态信号 之组合。 22.如申请专利范围第15项之记忆体系统,其中各个 记忆体模组中之该回应产生器可作业,以产生一读 回应并由一输出埠传输,该读回应不是包含读取资 料与该读状态信号,就是包含读取资料、该读状态 信号与该写状态信号。 23.如申请专利范围第22项之记忆体系统,其中该回 应产生器进一步可作业,以产生一写回应并由一输 出埠传输,该写回应包含该写状态信号但没有该读 取资料。 24.如申请专利范围第15项之记忆体系统,其中该记 忆体集线器控制器之该记忆体请求伫列进一步可 作业,各个记忆体请求与一唯一识别该个别记忆体 请求之请求识别一起由该输出埠发出。 25.如申请专利范围第15项之记忆体系统,其中该记 忆体集线器控制器之该流程控制单元可作业,以产 生各个记忆体请求之该请求识别,并耦合至该记忆 体请求伫列。 26.如申请专利范围第25项之记忆体系统,其中该记 忆体集线器控制器之该流程控制单元进一步可作 业,以根据耦合至该记忆体请求伫列之该请求识别 与从该回应伫列接收之该等读状态信号及该等写 状态信号之间之比较,产生该流程控制信号。 27.一种记忆体系统,其包括: 一记忆体集线器控制器,其储存复数个记忆体请求 ,并为回应一流程控制信号,而输出每个储存之记 忆体请求,发生如接收记忆体请求状态信号之功能 ,该记忆体集线器控制器进一步接收并储存读取资 料与该等记忆体请求状态信号,该记忆体集线器控 制器输出该储存的读取资料;及 复数个耦合至该记忆体集线器控制器之记忆体模 组,该等记忆体模组之每一个包括: 复数个记忆体装置;及 一耦合接收由该记忆体集线器控制器输出之该等 记忆体请求之记忆体集线器,该记忆体集线器储存 该等接收之记忆体请求,并耦合对应该等储存之记 忆体请求之记忆体请求信号至该记忆体模组中之 该等记忆体装置,该记忆体集线器可作业,以从该 等记忆体装置接收读取资料,并耦合该读取资料与 该等记忆体请求状态信号至该记忆体集线器控制 器,该等记忆体请求状态信号识别已经由该等记忆 体装置服务,耦合至该记忆体集线器之该等记忆体 请求。 28.如申请专利范围第27项之记忆体系统,其中储存 于该记忆体集线器控制器,并由该记忆体集线器控 制器输出之该等记忆体请求,其包括读取记忆体请 求与写记忆体请求。 29.如申请专利范围第27项之记忆体系统,其中该记 忆体集线器控制器包括一储存该等记忆体请求之 记忆体请求伫列,并为回应该等流程控制信号输出 从该记忆体请求伫列而输出该等记忆体请求。 30.如申请专利范围第27项之记忆体系统,其中该记 忆体集线器控制器进一步可作业,以输出各个记忆 体请求与一唯一识别该个别记忆体请求之请求识 别符。 31.如申请专利范围第30项之记忆体系统,其中该记 忆体集线器控制器可作业,以根据该等接收之记忆 体请求状态信号与该请求识别符之比较,产生该流 程控制信号。 32.如申请专利范围第31项之记忆体系统,其中该记 忆体集线器可作业,由接收自该记忆体集线器控制 器之该请求识别符,产生该等记忆体状态信号。 33.如申请专利范围第32项之记忆体系统,其中该记 忆体集线器可作业,以耦合该读取资料与记忆体请 求状态信号至该记忆体集线器控制器,该等记忆体 请求状态信号识别读请求,写请求及读请求与写请 求两者之状态。 34.如申请专利范围第27项之记忆体系统,其中该等 记忆体装置包括动态随机存取记忆体。 35.一种电脑系统,其包括: 一中央处理器(“CPU"); 一耦合至该中央处理器之系统控制器,该系统控制 器有一输入埠与一输出埠; 一通过该系统控制器耦合至该CPU之输入装置; 一通过该系统控制器耦合至该CPU之输出装置; 一通过该系统控制器耦合至该CPU之储存装置; 一记忆体集线器控制器,其储存复数个记忆体请求 ,并为回应一流程控制信号,而输出各个储存之记 忆体请求,产生如接收记忆体请求状态信号之功能 ,该记忆体集线器控制器进一步接收并储存读取资 料与该等记忆体请求状态信号,该记忆体集线器控 制器输出该储存之读取资料;及 复数个耦合至该记忆体集线器控制器之记忆体模 组,该等记忆体模组之每一个包括: 复数个记忆体装置; 一接收由该记忆体集线器控制器输出之该等记忆 体请求之记忆体集线器,该记忆体集线器储存该等 接收之记忆体请求,并将对应该等储存之记忆体请 求之记忆体请求信号耦合至该记忆体模组中之该 等记忆体装置,该记忆体集线器可作业,以从该等 记忆体装置接收读取资料,并耦合该读取资料与该 等记忆体请求状态信号至该记忆体集线器控制器, 该等记忆体请求状态信号识别该等已经由该等记 忆体装置服务,耦合至该记忆体集线器之记忆体请 求。 36.如申请专利范围第35项之电脑系统,其中储存于 该等记忆体集线器控制器,并从该记忆体集线器控 制器输出之该等记忆体请求,其包括读取记忆体请 求与写记忆体请求。 37.如申请专利范围第35项之电脑系统,其中该记忆 体集线器控制器包括一储存该等记忆体请求之记 忆体请求伫列,及为回应该等流程控制信号,而从 该记忆体请求伫列输出该等记忆体请求。 38.如申请专利范围第35项之电脑系统,其中该记忆 体集线器控制器进一步可作业,以输出各个记忆体 请求与一唯一识别该个别记忆体请求之请求识别 符。 39.如申请专利范围第38项之电脑系统,其中该记忆 体集线器控制器可作业,以根据该等接收之记忆体 请求状态信号与该请求识别符之比较,产生该流程 控制信号。 40.如申请专利范围第39项之电脑系统,其中该记忆 体集线器可作业,由接收自该记忆体集线器控制器 之该请求识别符,产生该等记忆体状态信号。 41.如申请专利范围第40项之电脑系统,其中该记忆 体集线器可作业,以耦合该读取资料与记忆体请求 状态信号至该记忆体集线器控制器,该等记忆体请 求状态信号识别读请求,写请求及读请求与写请求 两者之状态。 42.如申请专利范围第35项之电脑系统,其中该等记 忆体装置包括动态随机存取记忆体。 43.一种电脑系统,其包括: 一中央处理器(“CPU"); 一耦合至该中央处理器之系统控制器,该系统控制 器有一输入埠与一输出埠; 一通过该系统控制器耦合至该CPU之输入装置; 一通过该系统控制器耦合至该CPU之输出装置; 一通过该系统控制器耦合至该CPU之储存装置; 复数个记忆体模组,该等记忆体模组之每一个包括 : 复数个记忆体装置; 一储存至少一通过一输入埠接收之记忆体请求之 记忆体请求伫列,该记忆体请求伫列耦合该等记忆 体装置,以将储存于该记忆体请求伫列之每一记忆 体请求传输至该等记忆体装置,该记忆体请求伫列 可作业,以分别输出一识别传输至该等记忆体装置 之一读取记忆体请求之读释放信号,并分别输出一 识别传输至该等记忆体装置之一写记忆体请求之 写释放信号; 一耦合该记忆体请求伫列之流程控制单元,该流程 控制单元可作业,以从该记忆体请求伫列接收该读 释放信号与该写释放信号,该流程控制单元可作业 ,以输出对应该等读释放与写释放信号之状态信号 ; 一耦合至该等记忆体装置之记忆体读伫列,该记忆 体读伫列从该等记忆体装置接收读取资料,并储存 该储取资料,以耦合至一输出埠; 一耦合以接收一信号之记忆体写伫列,该信号指示 各个写记忆体请求已经从该记忆体请求伫列耦合 至该等记忆体装置,该记忆体写伫列储存该等信号 ,以耦合至一输出埠;及 一耦合至该流程控制单元、该记忆体读伫列与该 记忆体写伫列之回应产生器,该回应产生器可作业 ,以产生读回应并由一输出埠传输,该等读回应各 自包含该读取资料伫列之该读取资料与一对应该 流程控制单元之一状态信号之读状态信号,该回应 产生器进一步可作业, 以由该输出埠传输写回应,该等写回应各自包含一 对应该流程控制单元之一状态信号之写状态信号; 及 一记忆体集线器,其包括: 一储存至少一通过一输入埠接收之记忆体请求之 记忆体请求伫列,该记忆体请求伫列为回应一流程 控制信号,而耦合至该等记忆体模组之每一个之该 记忆体请求伫列,以传输储存于该记忆体请求伫列 之每一记忆体请求至该等记忆体模组之至少之一; 一耦合至该等记忆体模组之每一个之该回应产生 器之回应伫列,该回应伫列被耦合,以从该等记忆 体模组中之该等回应产生器,接收该等读回应与该 等写回应,该回应伫列可作业,以耦合至少各个读 回应之该读取资料至一资料输出埠,并耦合各个读 回应之该读状态信号与各个写回应之该写状态信 号至一流程控制埠;及 一耦合从该记忆体集线器控制器之该回应伫列接 收该等读状态信号与该等写状态信号之流程控制 单元,该流程控制单元可作业,以由该等状态信号 判断该等记忆体模组之每一个之该些未处理记忆 体请求,及根据该等记忆体模组之每一个中之该些 未处理记忆体请求,产生一控制信号并耦合至该记 忆体集线器控制器之之该记忆体请求伫列,该控制 信号指示更多的记忆体请求可被传送至该等记忆 体模组之每一个。 44.如申请专利范围第43项之电脑系统,其中该等记 忆体装置分别包括动态随机存取记忆体装置。 45.如申请专利范围第43项之电脑系统,其中该记忆 体集线器控制器中之该记忆体回应伫列之该输入 埠与该等记忆体模组中之各个记忆体请求伫列之 输入埠各自包括光学输入埠,而且其中该记忆体集 线器控制器中之该记忆体请求伫列之该输出埠与 该等记忆体模组中之各个记忆体回应产生器之该 输出埠各自包括光学输出埠。 46.如申请专利范围第43项之电脑系统,其中该记忆 体集线器控制器中与该等记忆体模组之每一个中 之该等记忆体请求伫列可作业以同时储存读取记 忆体请求与写记忆体请求。 47.如申请专利范围第43项之电脑系统,其中为回应 该记忆体模组中之该记忆体请求伫列传输各个读 请求至该记忆体模组中之该等记忆体装置,而将该 读释放信号耦合至各个记忆体模组中之该流程控 制单元,而且其中为回应该记忆体模组中之该记忆 体请求伫列传输各个写请求至该记忆体模组中之 该等记忆体装置,而将该写释放信号耦合至各个记 忆体模组中之该流程控制单元。 48.如申请专利范围第47项之电脑系统,其中各个记 忆体模组中之该流程控制单元可作业,以对应各个 读释放信号输出一读状态信号,各个读状态信号分 别唯一识别一读请求,而且其中各个记忆体模组中 之该流程控制单元可作业,以对应各个写释放信号 输出一写状态信号,各个写状态信号分别唯一识别 一写请求。 49.如申请专利范围第47项之电脑系统,其中各个记 忆体模组中之该回应产生器可作业,以产生一写回 应并由一输出埠传输,该写回应信号不是包含该写 状态信号,就是包含该读取资料与该写状态信号之 组合。 50.如申请专利范围第43项之电脑系统,其中各个记 忆体模组中之该回应产生器可作业,以产生一读回 应并由一输出埠传输,该读回应不是包含读取资料 与该读状态信号,就是包含读取资料、该读状态信 号与该写状态信号。 51.如申请专利范围第50项之电脑系统,其中该回应 产生器进一步可作业,以产生一写回应并由一输出 埠传输,该写回应包含该写状态信号但没有该读取 资料。 52.如申请专利范围第43项之电脑系统,其中该记忆 体集线器控制器之该记忆体请求伫列进一步可作 业,各个记忆体请求与一唯一识别该个别记忆体请 求之请求识别一起由该输出埠发出。 53.如申请专利范围第43项之电脑系统,其中该记忆 体集线器控制器之该流程控制单元可作业,以产生 各个记忆体请求之该请求识别,并耦合至该记忆体 请求伫列。 54.如申请专利范围第53项之电脑系统,其中该记忆 体集线器控制器之该流程控制单元进一步可作业, 以根据耦合至该记忆体请求伫列之该请求识别与 从该回应伫列接收之该等读状态信号及该等写状 态信号之间之比较,产生该流程控制信号。 55.一种对复数个记忆体装置读取资料与写资料之 方法,其包括: 传输复数个记忆体请求至该等记忆体模组; 储存该等传输之记忆体请求于该等记忆体模组; 以一种不同于该等记忆体请求被传输至该记忆体 模组之速率,服务储存于该等记忆体模组之一之该 等记忆体请求; 判断该些已经被传输至该记忆体模组,但该记忆体 模组尚未服务之记忆体请求;及 根据有关尚未由该记忆体模组服务之该些传输之 记忆体请求判断功能的执行,传输更多的记忆体请 求至该等记忆体模组。 56.如申请专利范围第55项之方法,其中传输复数个 记忆体请求至该等记忆体模组之行动,包括将一写 请求或一读请求与一唯一识别该写请求或读请求 之识别符一起传输至该等记忆体模组。 57.如申请专利范围第56项之方法,其中判断已经被 传输至该记忆体模拱,但该记忆体模组尚未服务之 该些记忆体请求之动作包括: 从该记忆体模组接收一识别该等读请求与该等写 请求已经被服务之记忆体请求状态信号;及 比较该等记忆体请求状态信号与该子请求识别符 。 58.一种使用记忆体集线器控制器存取记忆体模组 之方法,于一具有一耦合至复数个各自包括复数个 记忆体装置之记忆体模组之记忆体集线器控制器 之电脑系统中,此种使用该记忆体集线器控制器存 取该等记忆体模组之方法包括: 从该记忆体集线器控制器传输复数个记忆体请求 至该等记忆体模组至少之一; 储存该等传输记忆体请求于该记忆体模组,为此传 输该等记忆体请求; 根据该等记忆体请求,存取该记忆体模组中之该等 记忆体装置,以一种不同于该等记忆体请求被传输 至该记忆体模组之速率,存取该等记忆体装置; 于该等记忆体模组之每一个中,产生识别该记忆体 模组中已经被服务之记忆体请求之记忆体请求状 态信号; 由包含该等存取之记忆体装置之该记忆体模组,耦 合该等记忆体请求状态信号至该记忆体集线器控 制器;及 由该记忆体集线器控制器传输更多的记忆体请求 至包含该等存取之记忆体装置之该记忆体模组,如 该等记忆体请求状态信号耦合至该记忆体集线器 控制器之功能。 59.如申请专利与围第58项之方法,其中从该记忆体 集线器控制器传输复数个记忆体请求至该等记忆 体模组之至少之一之行动,包括从该记忆体集线器 控制器传输一写请求或一读请求至该等记忆体模 组之至少之一。 60.如申请专利范围第58项之方法,其中该等记忆体 装置包括随机存取记忆体装置。 61.如申请专利范围第58项之方法,其中从该记忆体 集线器控制器传输复数个记忆体请求至该等记忆 体模组之至少之一之行动,包括传输各个记忆体请 求与一唯一识别该个别记忆体请求之请求识别符 。 62.如申请专利范围第61项之方法,其中产生该等记 忆体请求状态信号之动作,包括由传输至该等记忆 体模组之该等请求识别符,产生该等记忆体请求状 态信号。 63.如申请专利范围第61项之方法,进一步包括将储 存于该记忆体控制器之各个请求识别符传输至该 等记忆体模组,而且其中从该记忆体集线器控制器 传输更多记忆体请求之动作,与该等记忆体请求状 态信号之功能一样,包括比较该记忆体集线器控制 器中之该等记忆体请求状态信号与储存于该记忆 体集线器控制器之该等请求识别符。 图式简单说明: 图1是一根据本发明之一范例之电脑系统之方块图 ,其中一记忆体集线器被包括于复数个记忆体模组 之每一个中。 图2是一使用于图1之该电脑系统中之记忆体集线 器控制器,耦合至一记忆体线器之范例方块图,该 记忆体线器使用于图1之电脑系统中之复数个记忆 体模组之每一个。 图3A与3B显示图2中从该记忆体集线器控制器传输 至该记忆体集线器之一记忆体请求封包之格式范 例表。 图4A与4B显示图2中从该记忆体集线器控制器传输 至该记忆体集线器之一记忆体请求封包之格式范 例表。 |
