| 主权项 |
1.一种追踪缓冲器电路,包括: 复数个互相连接的暂存器,其包括一用以输入和输 出在一追纵运算之撷取指令之位址的第一末端暂 存器、一第二末端暂存器,以及位于该第一末端暂 存器与该第二末端暂存器之间的复数个中间暂存 器; 一写入路径,用以在一写入作业时,将该等复数个 互相连接之暂存器的一个暂存器中的指令位址往 该第二末端暂存器方向移位两个暂存器; 一第一保存暂存器; 一第二保存暂存器; 一第一比较器,用以比较该第一保存暂存器中与一 回路有关的一新分支目标位址与该第一末端暂存 器中储存的分支目标位址; 一第二比较器,用以比较该第二保存暂存器中与该 回路有关的一新分支来源位址与一第一邻接暂存 器中储存的分支来源位址,该第一邻接暂存器系连 接至位于该读取路径上的该第一末端暂存器;以及 一比较指示电路,用以产生一比较指示器,以响应 该新分支目标位址符合该储存分支目标位址,以及 该新分支来源位址符合该储存分支来源位址。 2.如申请专利范围第1项之电路,该电路进一步包括 : 一读取路径,用以在一读取作业时,将该指令位址 往该第一末端暂存器方向移位一个暂存器。 3.如申请专利范围第1项之电路,其中该追踪缓冲器 电路系当作一写入作业的先进先出(first-in first-out ;FIFO)暂存器及一读取作业的后进先出(last-in first- out;LIFO)暂存器运作。 4.如申请专利范围第1项之电路,其中该指令位址包 括32位元字组。 5.如申请专利范围第4项之电路,其中该第一末端暂 存器、该第二末端暂存器及该等复数个互相连接 之暂存器都包含一32位元暂存器。 6.如申请专利范围第5项之电路,其中该等复数个互 相连接之暂存器都包含三十二个暂存器。 7.如申请专利范围第5项之电路,该电路进一步包括 : 一64位元写入滙流排,用以在写入作业时,将一64位 元位址对写入该第一末端暂存器与一邻接暂存器 中;以及 一32位元读取滙流排,用以在读取作业时,从该第一 末端暂存器读取一32位元指令位址。 8.如申请专利范围第1项之电路,其中该比较指示电 路运作以设定该储存分支目标位址的一最低有效 位元,以响应该新分支目标位址符合该储存分支目 标位址,以及该新分支来源位址符合该储存分支来 源位址。 9.如申请专利范围第1项之电路,该电路进一步包括 : 一第二邻接暂存器,其在该等复数个暂存器之中, 该第二邻接暂存器系连接至位于该读取路径上的 该第一邻接暂存器; 一第三邻接暂存器,其在该等复数个暂存器之中, 该第三邻接暂存器系连接至位于该读取路径上的 该第二邻接暂存器; 一第三比较器,用以比较该第一保存暂存器中的一 新分支目标位址与该第二邻接暂存器中储存的分 支目标位址;以及 一第四比较器,用以比较该第二保存暂存器中的一 新分支来源位址与该第三邻接暂存器中储存的分 支来源位址; 其中该比较指示电路运作以产生一比较指示器,以 响应该新分支目标位址符合该第二邻接暂存器中 储存的分支目标位址,以及该新分支来源位址符合 该第三邻接暂存器中储存的分支来源位址。 10.如申请专利范围第9项之电路,其中该比较指示 电路运作以设定该第三邻接暂存器中储存的分支 来源位址的一最低有效位元,以响应该新分支目标 位址符合该第二邻接暂存器中储存的储存分支目 标位址,以及该新分支来源位址符合该第三邻接暂 存器中储存的储存分支来源位址。 11.如申请专利范围第1项之电路,该电路进一步包 括一有效位元缓冲器,该有效位元缓冲器包括: 一第一末端正反器,用以从该有效位元缓冲器输入 及输出有效位元; 一第二末端正反器; 复数个互相连接的第二正反器,其连接在该第一末 端正反器与该第二末端正反器之间; 一写入路径,用以在一写入作业时,将该等复数个 互相连接之正反器的一个正反器中的一有效位元 往一顺流正反移位两个正反器;以及 一读取路径,用以在一读取作业时,将该有效位元 往逆流正反器方向移位一个正反器。 12.一种管线化处理器,包括: 一追踪缓冲器电路,包含: 复数个互相连接的暂存器,其包括一用以输入和输 出在一追纵运算之撷取指令之位址的第一末端暂 存器、一第二末端暂存器,以及位于该第一末端暂 存器与该第二末端暂存器之间的复数个中间暂存 器; 一写入路径,用以在一写入作业时,将该等复数个 互相连接之暂存器的一个暂存器中的指令位址往 该第二末端暂存器方向移位两个暂存器;以及 一读取路径,用以在一读取作业时,将该指令位址 往该第一末端暂存器方向移位一个暂存器。 13.如申请专利范围第12项之处理器,其中该追踪缓 冲器电路系当作一写入作业的先进先出(first-in first-out;FIFO)暂存器及一读取作业的后进先出(last- in first-out;LIFO)暂存器运作。 14.如申请专利范围第12项之处理器,其中该指令位 址包括32位元字组。 15.如申请专利范围第14项之处理器,其中该第一末 端暂存器、该第二末端暂存器及该等复数个互相 连接之暂存器都包含一32位元暂存器。 16.如申请专利范围第15项之处理器,该处理器进一 步包括: 一64位元写入滙流排,用以在写入作业时,将一64位 元位址对写入该第一末端暂存器与一邻接暂存器 中;以及 一32位元读取滙流排,用以在读取作业时,从该第一 末端暂存器读取一32位元指令位址。 17.一种对于一追踪缓冲器指定指令位址之方法,该 追踪缓冲器系用于在一程式流程中致能硬体与软 体回路之一压缩,该方法包含: 执行一追踪运算,包括在一追踪缓冲器中储存撷取 指令,该储存步骤包括储存对应于该追踪缓冲器中 一回路之一位址对;以及 执行一压缩运算,包括: 比较储存于该追踪缓冲器中之该位址对与一新位 址对;以及 设定存于该追踪缓冲器之该位址对中之一位址的 最低有效位元,以响应该新位址对符合存于该追踪 缓冲器之该储存位址对。 18.如申请专利范围第17项之方法,该方法进一步包 括: 丢弃该新位址对,以响应该新位址对符合该储存位 址对。 19.如申请专利范围第17项之方法,该方法进一步包 括: 在一第一对暂存器中储存该储存位址对;以及 比较该新位址对与该储存位址对。 20.如申请专利范围第19项之方法,该方法进一步包 括: 将该新位址对写入至该第一对暂存器,以响应该新 位址对不符合该储存位址对。 21.如申请专利范围第19项之方法,该方法进一步包 括: 比较该新位址对与一邻接该第一对暂存器之第二 对暂存器中的一第二储存位址对; 设定该第二储存位址对中之一分支目标位址的最 低有效位元,以响应该新位址对符合该第二储存位 址对;以及 将该新位址对写入至该第一对暂存器,以响应该新 位址对不符合该第二储存位址对。 22.如申请专利范围第21项之方法,该方法进一步包 括: 丢弃该新位址对,以响应该新位址对符合该第二储 存位址对。 23.如申请专利范围第21项之方法,其中该第二储存 位址对之该位址包含一分支来源位址。 24.如申请专利范围第17项之方法,其中该位址对之 该位址包含一分支目标位址。 25.一种包含驻存在一机器可读取媒体上之指令的 装置,用来在一追踪缓冲器中使用,该等指令会引 发该机器执行下列动作: 执行一追踪运算,包括在一追踪缓冲器中储存撷取 指令,该储存步骤包含储存对应于该追踪缓冲器中 一回路之一位址对;以及 执行一压缩运算,包括: 比较储存于该追踪缓冲器中之该位址队与一新位 址对;以及 设定该储存位址对中之一位址的最低有效位元,以 响应一新位址对符合一储存位址对。 26.如申请专利范围第25项之装置,该装置进一步包 括引发该机器执行下列动作的指令: 丢弃该新位址对,以响应该新位址对符合该储存位 址对。 27.如申请专利范围第25项之装置,该装置进一步包 括引发该机器执行下列动作的指令: 在一第一对暂存器中储存该储存位址对;以及 比较一新位址对与第一对暂存器中储存的位址对 。 28.如申请专利范围第27项之装置,该装置进一步包 括引发该机器执行下列动作的指令: 将该新位址对写入至该第一对暂存器,以响应该新 位址对不符合该储存位址对。 29.如申请专利范围第27项之装置,该装置进一步包 括引发该机器执行下列动作的指令: 比较该新位址对与一邻接该第一对暂存器之第二 对暂存器中的一第二储存位址对; 设定该第二储存位址对中之一分支目标位址的最 低有效位元,以响应该新位址对符合该第二储存位 址对;以及 将该新位址对写入至该第一对暂存器,以响应该新 位址对不符合该第二储存位址对。 30.如申请专利范围第29项之装置,该装置进一步包 括引发该机器执行下列动作的指令: 丢弃该新位址对,以响应该新位址对符合该第二储 存位址对。 图式简单说明: 图1显示利用根据一项具体实施例之处理器之行动 视讯装置的方块图。 图2显示根据一项具体实施例之信号处理系统的方 块图。 图3显示根据一项具体实施例之另一种信号处理系 统的方块图。 图4显示图1所示之根据一项具体实施例之处理器 之示范性管线阶的图式。 图5显示根据一项具体实施例之追踪缓冲器的方块 图。 图6显示图5所示之根据一项具体实施之追踪缓冲 器的压缩作业流程图。 图7显示图5所示之根据一项具体实施之追踪缓冲 器的有效位元缓冲器方块图。 |
