| 主权项 |
1.一种高电性之半导体封装件,系包括: 多层基板,系具有一第一表面与一相对之第二表面 ,以及位于该第一表面与第二表面间的电源平面( Power Plane)及接地平面(Ground Plane),同时,该多层基板 上系开设有至少一贯穿开槽; 晶片,系具有多数讯号焊垫、接地焊垫及电源焊垫 ,且该晶片系接置于该多层基板之第二表面上,以 令该多数讯号焊垫、接地焊垫及电源焊垫外露于 该多层基板上之贯穿开槽; 多数讯号焊线,系经该贯穿开槽而电性连接该晶片 上之讯号焊垫与该多层基板之第一表面上的讯号 焊指部(Finger); 多数接地焊线,系经该贯穿开槽而电性连接该晶片 上之接地焊垫与该多层基板之第一表面,进而电性 连接至该多层基板之接地平面; 多数电源焊线,系经该贯穿开槽而电性连接该晶片 上之电源焊垫与该多层基板之第一表面,进而电性 连接至该多层基板之电源平面;以及 封装胶体,系用以包覆该讯号焊线、接地焊线、与 电源焊线。 2.如申请专利范围第1项之高电性之半导体封装件, 其中,该半导体封装件复包括植接于该多层基板之 第二表面上的多数焊球。 3.如申请专利范围第1项之高电性之半导体封装件, 其中,该多数焊球系包括讯号焊球、接地焊球及电 源焊球,且该讯号焊球系与该多层基板之第一表面 上的讯号焊指部电性连接,而该接地焊球系与该接 地平面电性连接,且该电源焊球系与该电源平面电 性连接。 4.如申请专利范围第1项之高电性之半导体封装件, 其中,该多层基板系为增层式(Build-up)基板。 5.如申请专利范围第1项之高电性之半导体封装件, 其中,该多层基板系为压合式(Laminate)基板。 6.如申请专利范围第1项之高电性之半导体封装件, 其中,该电源平面与该接地平面系位于该多层基板 中的不同表面。 7.如申请专利范围第1项之高电性之半导体封装件, 其中,该晶片上之讯号焊垫、接地焊垫及电源焊垫 系形成于该晶片作用表面之周缘。 8.如申请专利范围第1或7项之高电性之半导体封装 件,其中,该多层基板上之贯穿开槽系为多数个围 置成方形的长条开槽(Slot)。 9.如申请专利范围第1项之高电性之半导体封装件, 其中,该接地焊线系电性连接该晶片上之接地焊垫 与该多层基板之第一表面上的接地环(Ground Ring), 且该接地环系与该接地平面电性连接。 10.如申请专利范围第1项之高电性之半导体封装件 ,其中,该电源焊线系电性连接该晶片上之电源焊 垫与该多层基板之第一表面上的电源环(Power Ring), 且该电源环系与该电源平面电性连接。 11.如申请专利范围第1项之高电性之半导体封装件 ,其中,该封装胶体复包覆于该晶片之周围。 12.如申请专利范围第1项之高电性之半导体封装件 ,其中,该半导体封装件复包括一设置于该封装胶 体上的散热片。 13.一种高电性之半导体封装件制法,其步骤系包括 : 制备一多层基板,其系具有一第一表面与一相对之 第二表面,以及位于该第一表面与第二表面间的电 源平面(Power Plane)及接地平面(Ground Plane),同时,该 多层基板上系开设有至少一贯穿开槽; 将一晶片接置于该多层基板之第二表面上,且该晶 片系具有多数讯号焊垫、接地焊垫及电源焊垫,以 令该多数讯号焊垫、接地焊垫及电源焊垫外露于 该多层基板上之贯穿开槽; 进行焊线(Wire Bonding)步骤,以令多数讯号焊线经该 贯穿开槽而电性连接该晶片上之讯号焊垫与该多 层基板之第一表面上的讯号焊指部(Finger),并令多 数接地焊线经该贯穿开槽而电性连接该晶片上之 接地焊垫与该多层基板之第一表面,进而电性连接 至该多层基板之接地平面,再令多数电源焊线经该 贯穿开槽而电性连接该晶片上之电源焊垫与该多 层基板之第一表面,进而电性连接至该多层基板之 电源平面;以及 形成一封装胶体以包覆该讯号焊线、接地焊线、 与电源焊线。 14.如申请专利范围第13项之制法,其中,该制法复包 括于该多层基板之第二表面上植设多数焊球。 15.如申请专利范围第13项之制法,其中,该多数焊球 系包括讯号焊球、接地焊球及电源焊球,且该讯号 焊球系与该多层基板之第一表面上的讯号焊指部 电性连接,而该接地焊球系与该接地平面电性连接 ,且该电源焊球系与该电源平面电性连接。 16.如申请专利范围第13项之制法,其中,该多层基板 系为增层式(Build-up)基板。 17.如申请专利范围第13项之制法,其中,该多层基板 系为压合式(Laminate)基板。 18.如申请专利范围第13项之制法,其中,该电源平面 与该接地平面系位于该多层基板中的不同表面。 19.如申请专利范围第13项之制法,其中,该晶片上之 讯号焊垫、接地焊垫及电源焊垫系形成于该晶片 作用表面之周缘。 20.如申请专利范围第13或19项之制法,其中,该多层 基板上之贯穿开槽系为多数个围置成方形的长条 开槽(Slot)。 21.如申请专利范围第13项之制法,其中,该接地焊线 系电性连接该晶片上之接地焊垫与该多层基板之 第一表面上的接地环(Ground Ring),且该接地环系与 该接地平面电性连接。 22.如申请专利范围第13项之制法,其中,该电源焊线 系电性连接该晶片上之电源焊垫与该多层基板之 第一表面上的电源环(Power Ring),且该电源环系与该 电源平面电性连接。 23.如申请专利范围第13项之制法,其中,该制法复包 括以该封装胶体包覆于该晶片之周围。 24.如申请专利范围第13项之制法,其中,该制法复包 括于该封装胶体上设置一散热片。 图式简单说明: 第1A及1B系本发明之高电性之半导体封装件的第一 实施例之示意图; 第2A至2E图系本发明之高电性之半导体封装件的第 一实施例制法流程图; 第3图系本发明之高电性之半导体封装件的第二实 施例之剖视图; 第4图系本发明之高电性之半导体封装件的第三实 施例之剖视图; 第5图系一习知向下开窗球栅阵列(CDBGA)半导体封 装件之剖视图; 第6图系第5图所示之习知半导体封装件的基板底 视图; 第7图系美国专利第5,583,378号案之习知向下开窗半 导体封装件之剖视图;以及 第8图系中国台湾专利公告第552689号案所揭示之习知半 导体封装件剖视图。 |
