一种路径合并和相关器

摘要

一种路径合并和相关器，包括：延时器，接收一组采样值，输出一批数据序列；相应的删除器，接收上述数据序列，输出被删除头部的第一数据序列；下采样器，接收第一数据序列，输出第二数据序列；第一共扼器，将信道估计结果共扼；第一乘法器，接收第二数据序列和来自第一共扼器的信道估计结果的共扼值，输出第三数据序列；加法器，接收第三数据序列，输出第四数据序列；第二共扼器，将训练序列码字进行共扼；第二乘法器，接收第四数据序列与来自第二共扼器的训练码字共扼数据序列，得到输出数据序列，其长度等于训练序列的长度。采用上述路径合并和相关器，能在很低的SINR条件下，快速准确地实现时分系统中的路径合并和相关。

主权项

1、一种路径合并和相关器，其特征在于，包括：若干延时器，其输入端接收对应训练序列的接收信号的一组采样值，其输出端输出一批数据序列；相应的若干删除器，其输入端接收上述数据序列，其输出端输出被删除头部的第一数据序列；该第一数据序列长度均等于训练序列长度乘以过采样倍数；相应的若干下采样器，其输入端接收第一数据序列，其输出端输出第二数据序列，该第二数据序列长度均等于训练序列长度；若干第一共扼器，将信道估计结果进行共扼；若干第一乘法器，其输入端接收第二数据序列和来自第一共扼器的信道估计结果的共扼值，其输出端输出第三数据序列，该第三数据序列长度等于训练序列的长度；一个加法器，其输入端接收第三数据序列，其输出端输出第四数据序列，该第四数据序列长度等于训练序列的长度；一个第二共扼器，将训练序列码字进行共扼；一个第二乘法器，其输入端接收第四数据序列与来自第二共扼器的训练码字共扼数据序列，其输出端得到输出数据序列，其长度等于训练序列的长度。