集成电路全速电流测试方法

摘要

本发明涉及集成电路测试方法，其步骤包括：第一步，确定测试频率，第二步确定测试波形模式，第三步，确定可测试性测度及其阈值，第四步，测试波形生成，第五步，运行测试。本发明也可以检测一些用逻辑测试方法不可检测的故障，即所谓的冗余故障。测试效率高，适应于大批量集成电路芯片生产线的需要；不需要特别高指标的昂贵的测试仪；故障覆盖率高，适应于国防、航空航天等高可靠芯片的需求。本发明提供了对于高达几个GHz的高频数字CMOS集成电路，直接用其工作频率进行全速电流测试的方法，而测试周期可以灵活地根据测试仪的测试速度而定，可以慢到毫秒级。

主权项

1.一种全速电流测试的方法，其步骤包括：第一步(S1)，确定测试频率；第二步(S2)，确定测试波形模式，采用的全速电流测试波形由两个向量交替输入，即 v1，v2，v1，v2，v1，v2，……其中，v1和v2是两个原始输入向量，即在第一时钟周期输入v1，在第二时钟周期输入v2，在第三时钟周期再输入v1，当v1→v2时，产生瞬态电流(IDDT)，达到稳态后，只有静态电流(IDDQ)，当v2→v1时，又产生瞬态电流(IDDT)，达到稳态后，只有静态电流(IDDQ)，多次重复后，测试仪能区别正常电路和故障电路；第三步(S3)：确定可测试性测度及其阈值，采用逻辑加权上跳变数估计，定义可测试性测度如下：$\Delta =\frac{{(N_{\mathrm{ff}}^{{\{v}_1,v_2\}}+N_{\mathrm{ff}}^{(v_2,v_1)}-N_{\mathrm{ft}}^{\{v_1,v_2\}}-N_{\mathrm{ft}}^{(v_2,v_1)})}^2}{N_{\mathrm{ff}}^{{\{v}_1,v_2\}}+N_{\mathrm{ff}}^{(v_2,v_1)}+N_{\mathrm{ft}}^{\{v_1,v_2\}}+N_{\mathrm{ft}}^{(v_2,v_1)}}$ 其中v1和v2是两个原始输入向量，Nff(v1，v2)and Nft(v1，v2)分别表示(v1，v2)输入到正常电路和故障电路时的逻辑加权上跳变数，而Nff (v2，v1)and Nft(v2，v1)分别表示(v2，v1)输入到正常电路和故障电路时的逻辑加权上跳变数，该可测试性测度Δ是有故障和无故障电路逻辑加权上跳变数的相对差与绝对差之积，当它超过阈值时，各种响应分析方法在测试仪上都能观测到显著变化；第四步(S4)测试波形生成，原始输入的测试波形包括四种元素，即在任意时刻波形可能而且只能取四种值，即0，1，P上跳变，或N下跳变，对输入向量组(v1，v2，v1)，利用布尔过程波形模拟器，估计正常电路和故障电路时的逻辑加权上跳变数，计算可测试性测度Δ，如果可测试性测度Δ超过阈值，测试波形即已生成；S5：运行测试，将芯片插入测试仪。