| 发明名称 | CMIS型半导体非易失存储电路 | ||
| 摘要 | 本发明是一种半导体非易失存储电路，其特征在于，有2个具有相同特性的MISFET型晶体管，通过在某个特定的期间，把第1晶体管的栅极的电压控制为电源电位或者接地电位以外的电压值，控制第1晶体管的导通状态，引起导通电阻值的劣化，将由此产生的第1与第2晶体管的性能差，通过同时使两个晶体管导通并根据其电流差来读出，从而进行“0”存储及其读出，另外与此相反，通过使第2晶体管侧的性能的劣化，而对第1晶体管不进行劣化来进行“1”存储。 | ||
| 申请公布号 | CN1726562A | 申请公布日期 | 2006.01.25 |
| 申请号 | CN200380106548.4 | 申请日期 | 2003.12.17 |
| 申请人 | 恩艾斯克株式会社 | 发明人 | 中村和之 |
| 分类号 | G11C13/00(2006.01);G11C11/41(2006.01);H01L27/10(2006.01) | 主分类号 | G11C13/00(2006.01) |
| 代理机构 | 北京林达刘知识产权代理事务所 | 代理人 | 刘新宇 |
| 主权项 | 1.一种半导体非易失存储电路，其特征在于：有2个具有相同特性的MISFET型晶体管，通过在某个特定的期间，把第1晶体管的栅极的电压控制为电源电位或者接地电位以外的电压值，控制第1晶体管的导通状态，引起导通电阻值的时效劣化，将由此产生的第1与第2晶体管的性能差，通过同时使两个晶体管导通并根据其电流差来读出，从而进行“0”存储及其读出，另外与此相反，通过使第2晶体管侧的性能的劣化严重于第1晶体管进行“1”存储。 | ||
| 地址 | 日本福冈 | ||