| 主权项 |
1.一种半导体装置之制造方法,包括下列步骤: 形成一碳掺杂氧化矽(carbon-doped silicon oxide)介电层 于一基底上; 形成一碳化矽基(silicon carbide-based)阻障层以覆盖 该碳掺杂氧化矽介电层; 施行一氧化处理,将该碳化矽基阻障层内之一部分 碳化矽转变成氧化矽;以及 以该碳掺杂氧化矽介电层为停止层,移除该碳化矽 基阻障层内该氧化矽部份。 2.一种半导体装置之制造方法,包括下列步骤: 形成一碳化矽基(silicon carbide-based)阻障层于一基 底上;以及 施行一氧化处理,将该碳化矽基阻障层内之一部分 碳化矽转变成氧化矽。 3.一种内连结构之制造方法,包括下列步骤: 形成一低介电常数介电层于一基板上,该低介电常 数介电层具有至少一开口; 形成之一顺应之第一阻障层于该低介电常数介电 层及该开口内之露出表面上; 将该低介电常数介电层上与该开口底面上之该第 一阻障层转变成一第二阻障层,该第二阻障层于一 第一蚀刻剂下之移除率(removal rate)高于该第一阻 障层于该第一蚀刻剂下之移除率;以及 使用该第一蚀刻剂移除该第二阻障层。 4.如申请专利范围第3项所述之内连结构之制造方 法,更包括下列步骤: 于该开口内填入一导电材料;以及 移除一部分之该导电材料,以于该低介电常数介电 层内形成一凹陷导电层。 5.如申请专利范围第4项所述之内连结构之制造方 法,更包括下列步骤: 形成一第三阻障层于该凹陷导电层、该第一阻障 层以及该低介电常数介电层之表面; 将该低介电常数介电层上之该第三阻障层转变成 一第四阻障层,该第四阻障层于一第二蚀刻剂下之 移除率高于该第三阻障层于该第二蚀刻剂下之移 除率;以及 使用该第二蚀刻剂移除该第四阻障层,使该第三阻 障层包覆该凹陷导电层。 6.一种积体电路结构内介电阻障层之制造方法,包 括下列步骤: 形成一低介电常数介电层于一基板上,该低介电常 数介电层具有至少一开口以露出一下层金属层;以 及 形成一第一碳化矽基阻障层,以覆盖该低介电常数 介电层之露出表面。 7.如申请专利范围第6项所述之积体电路结构内介 电阻障层之制造方法,更包括下列步骤: 施行一氧化处理,将该低介电常数介电层与该开口 底面上之该第一碳化矽基阻障层转变成一氧化矽 层。 8.如申请专利范围第7项所述之积体电路结构内介 电阻障层之制造方法,其中该氧化处理为一反应性 氧化反应,其系于温度为350~450℃之、压力为4~6托( Torr)与射频功率为2000-3000瓦(W)下施行。 9.如申请专利范围第8项所述之积体电路结构内介 电阻障层之制造方法,其中该氧化处理使用一气体 混合物,其择自由氧气(O2)、臭氧(O2)与氧化亚氮(N2O )所组成之族群。 10.如申请专利范围第7项所述之积体电路结构内介 电阻障层之制造方法,更包括下列步骤: 移除该低介电常数介电层及该开口底部上之该氧 化矽层。 11.如申请专利范围第10项所述之积体电路结构内 介电阻障层之制造方法,更包括以下依序步骤: 于该开口内填入一导电层以电性接触该下层金属 层; 移除该低介电常数介电层上之该导电层至低于该 低介电常数介电层之一既定厚度以形成一凹陷;以 及 形成一第二碳化矽基阻障层以覆盖该凹陷、该低 介电常数介电层与该第一碳化矽基阻障层,以便包 覆该导电层。 12.如申请专利范围第11项所述之积体电路结构内 介电阻障层之制造方法,其中该导电层系藉由电化 学沉积法而填入该开口。 13.如申请专利范围第11项所述之积体电路结构内 介电阻障层之制造方法,其中该导电层系藉由化学 机械研磨法所移除。 14.如申请专利范围第11项所述之积体电路结构内 介电阻障层之制造方法,其中该导电层包含铜或铜 合金。 15.一种半导体装置,包括: 一低介电常数介电层,设置于一基底上,该低介电 常数介电层具有至少一开口以露出一下层金属层; 一第一碳化矽基阻障层,顺应地设置于该开口内之 该低介电常数介电层之内部侧壁上; 一导电层,部分填入于该开口内至一既定高度,该 导电层电性接触于该下层金属层;以及 一第二碳化矽基阻障层,顺应地设置于该导电层上 且与该低介电常数介电层之上表面共平面,以包覆 该导电材料。 16.如申请专利范围第15项所述之半导体装置,其中 该低介电常数介电层包含碳掺杂之氧化矽。 17.如申请专利范围第15项所述之半导体装置,其中 该第一阻障层之厚度介于200~400埃。 18.如申请专利范围第15项所述之半导体装置,其中 该导电层之材质为铜或铜合金。 19.如申请专利范围第15项所述之半导体装置,其中 第二碳化矽基阻障层之厚度介于200-400埃。 20.一种积体电路结构内介电阻障层之制造方法,包 括下列步骤: 形成一第一低介电常数介电层于一基板上,该第一 低介电常数介电层具有至少一开口,该开口包括一 介层洞以露出为该第一低介电常数介电层所环绕 之一下层金属层,该第一低介电常数介电层其上形 成有一蚀刻停止层以及于该介层洞上设置有为一 第二低介电常数介电层所环绕之一沟槽;以及 形成一第一碳化矽基阻障层,顺应地覆盖该低介电 常数介电层之露出表面。 21.如申请专利范围第20项所述之积体电路结构内 介电阻障层之制造方法,其中该蚀刻停止层包含碳 化矽基材料。 22.如申请专利范围第20项所述之积体电路结构内 介电阻障层之制造方法,其中该第一低介电常数介 电层包含碳掺杂之氧化矽。 23.如申请专利范围第20项所述之积体电路结构内 介电阻障层之制造方法,其中该第二低介电常数介 电层包含碳掺杂之氧化矽。 24.如申请专利范围第20项所述之积体电路结构内 介电阻障层之制造方法,其中该第一碳化矽基阻障 层系藉由化学气相沉积程序或电浆加强型化学气 相沉积程序所形成。 25.如申请专利范围第20项所述之积体电路结构内 介电阻障层之制造方法,更包括下列步骤: 施行一氧化处理,以将该第二低介电常数介电层上 、该蚀刻停止层上与该介层洞底面上之该第一阻 障层转变成一氧化矽层。 26.如申请专利范围第25项所述之积体电路结构内 介电阻障层之制造方法,其中该氧化处理为一反应 性氧化反应,系于介于350~450℃之温度、4~6托(Torr) 之压力与2000~ 3000瓦之射频功率下施行。 27.如申请专利范围第26项所述之积体电路结构内 介电阻障层之制造方法,其中该氧化处理使用一气 体混合物,其择自由氧气(O2)、臭氧(O2)以及氧化亚 氮(N2O)所组成族群。 28.如申请专利范围第25项所述之积体电路结构内 介电阻障层之制造方法,更包括移除该第二低介电 常数介电层上、该蚀刻停止层上与该介层洞之底 面上之该氧化矽层之步骤。 29.如申请专利范围第28项所述之积体电路结构内 介电阻障层之制造方法,更包括以下依序步骤: 于该介层洞与该沟槽内填入一导电层以电性接触 该下层金属层; 移除该第二低介电常数介电层上之该导电层至低 于该第二低介电常数介电层之一既定厚度以形成 一凹陷;以及 形成一第二碳化矽基阻障层以覆盖该凹陷、该第 二低介电常数介电层与该第一阻障层,以包覆该导 电层。 30.如申请专利范围第29项所述之积体电路结构内 介电阻障层之制造方法,其中该导电层包含铜或铜 合金。 31.一种半导体装置,包括: 具有至少一开口之一第一低介电常数介电层,设置 于一基板上,其中该开口具有一介层洞,以露出为 该第一低介电常数介电层所环绕之一下层金属层, 该第一低介电常数介电层上形成有一蚀刻停止层, 以及于该介层洞上之一沟槽,为一第二低介电常数 介电材料所环绕;以及 一第一碳化矽基阻障层,顺应地设置于该开口内之 该第一低介电常数介电层内部侧壁、该第二低介 电常数介电层与该蚀刻停止层上。 32.如申请专利范围第31项所述之半导体装置,其中 该第一低介电常数介电层包含碳掺杂氧化矽。 33.如申请专利范围第31项所述之半导体装置,其中 该第二低介电常数介电层包括碳掺杂氧化矽。 34.如申请专利范围第31项所述之半导体装置,其中 该蚀刻停止层包括碳掺杂氧化矽。 35.如申请专利范围第31项所述之半导体装置,其中 第一碳化矽基阻障层之厚度介于200-400埃。 36.如申请专利范围第31项所述之半导体装置,更包 括: 一导电层,部分填入于该介层洞与该沟槽内至一既 定高度,该导电层电性接触该下层金属层;以及 一第二碳化矽基阻障层,顺应地设置于该导电层上 且与该第二低介电常数介电层之上表面共平面,以 包覆该导电材料。 37.如申请专利范围第36项所述之半导体装置,其中 第二碳化矽基碳化矽基阻障层之厚度介于200-400埃 。 38.如申请专利范围第36项所述之半导体装置,其中 该导电层之材质为铜或铜合金。 39.一种内连结构之制造方法,适用于制作镶崁结构 ,包括下列步骤: 形成一介电层于一基底上之一金属层上,该介电层 具有至少一开口以露出该金属层; 形成一第一阻障层,以顺应地覆盖该开口内之露出 表面; 施行一非等向性处理,以将该开口上表面与底面上 之该第一阻障层转变成一第二阻障层,该第二阻障 层具有异于该第一阻障层之蚀刻率; 移除该第二阻障层;以及 于该开口内填入一导电材料。 40.一种内连结构之制造方法,包括: 提供一第一介电层于一基板上,该第一介电层具有 至少一第一沟槽; 形成一顺应之第一阻障层于该第一沟槽之露出表 面上; 施行一氧化处理,以将该第一介电层与该第一沟槽 底面上之该第一阻障层转变成一第二阻障层,该第 一阻障层于使用第一蚀刻剂时具有较该第二阻障 层为高之蚀刻速率; 利用该第一蚀刻剂移除该第二阻障层; 形成一凹陷之第一导电层于该第一沟槽内; 形成一第三阻障层于该第一导电层上; 形成一第二介电层于该第一介电层、该第一阻障 层与该第三阻障层上; 于该第二介电层与该第三阻障层内蚀刻形成一介 层洞,以露出该第一导电层; 于该第二介电层内蚀刻形成一第二沟槽; 形成一第四阻障层于该介层洞、该第二沟槽与该 第二介电层之上表面上; 将该第二介电层、该介层洞之底面与该第二沟槽 上之第四阻障层转变成一第五阻障层,该第四阻障 层于使用一第二蚀刻剂时具有较该第五阻障层为 高之蚀刻速率 利用该第二蚀刻剂移除该第五阻障层; 形成凹陷之一第二金属层于该介层洞与该第二沟 槽内;以及 形成一第六阻障层于该第二导电层上。 图式简单说明: 第1图为具有覆盖于基底上之低介电常数介电层, 于低介电常数介电层内形成有一开口,露出一下层 金属层之一积体电路结构之一剖面示意图,其中上 述开口可为系藉由依据本发明之一实施例之传统 图案化与蚀刻之方法所形成之一单镶嵌开口、一 接触开口、一沟槽开口、一介层洞或一沟槽; 第2图为依据本发明一实施例于第1图中之结构中 开口之露出表面上形成碳化矽材质之第一阻障层 之一剖面示意图; 第3图为依据本发明一实施例于第2图内之结构中 之第一阻障层暴露于反应性氧化处理内而于低介 电常数介电层以及开口底面上形成氧化矽层之一 剖面示意图; 第4图为依据本发明一实施例于第3图之结构中于 移除形成于低介电常数介电层以及开口底面上之 氧化矽层之一剖面示意图; 第5图为依据本发明一实施例于第4图之结构中之 开口填入铜或铜合金之导电层之一剖面示意图; 第6图为依据本发明一实施例于第5图之结构中自 低介电常数介电层上移除导电层之铜或铜合金材 料至低于低介电常数介电层一既定深度以形成凹 陷之一剖面示意图; 第7图为依据本发明一实施例于第6图之结构中之 凹陷以及低介电常数介电层以及第一阻障层内覆 盖碳化矽材质之第二阻障层之一剖面示意图; 第8图为依据本发明一实施例于第7图之结构中之 第二阻障层暴露于反应性氧化处理后于低介电常 数介电层上所形成氧化矽层之一剖面示意图; 第9图为依据本发明一实施例于第8图之结构中使 用氢氟酸湿蚀刻液移除氧化矽层之一剖面示意图; 第10图为具有覆盖于基底上之低介电常数介电层, 于低介电常数介电层内形成有一开口,其包括为第 一低介电常数介电层所环绕之介层洞,设置于第一 低介电常数介电层上之蚀刻停止层,以及设置于介 层洞上为第二低介电常数介电层所环绕之沟槽之 一剖面示意图。上述开口可为系藉由依据本发明 之一实施例之传统图案化与蚀刻之方法所形成; 第11图为依据本发明一实施例于第10图中之结构中 开口之露出表面上形成碳化矽材质之第一阻障层 之一剖面示意图; 第12图为依据本发明一实施例于第11图内之结构中 之第一阻障层暴露于反应性氧化处理内而于第二 低介电常数介电层、蚀刻停止层以及介层洞底面 上形成氧化矽层之一剖面示意图; 第13图为依据本发明一实施例于第12图之结构中于 移除形成于第二低介电常数介电层以及开口底面 上之氧化矽层之一剖面示意图; 第14图为依据本发明一实施例于第13图之结构中之 开口填入铜或铜合金之导电层之一剖面示意图; 第15图为依据本发明一实施例于第14图之结构中自 第二低介电常数介电层上移除导电层之铜或铜合 金材料至低于第二低介电常数介电层一既定深度 以形成凹陷之一剖面示意图; 第16图为依据本发明一实施例于第15图之结构中之 凹陷以及第二低介电常数介电层以及第一阻障层 内覆盖碳化矽材质之第二阻障层之一剖面示意图; 第17图为依据本发明一实施例于第16图之结构中之 第二阻障层暴露于反应性氧化处理后于第二低介 电常数介电层上所形成氧化矽层之一剖面示意图; 第18图为依据本发明一实施例于第17图之结构中使 用氢氟酸湿蚀刻液移除氧化矽层之一剖面示意图; 第19图为依据本发明一实施例之于积体电路内阻 障层之形成方法之步骤流程图。 |
