利用多路扫描触发器测试与速度有关的缺陷的方法和装置

摘要

一种利用多路扫描触发器(62、68、75、81和87)测试与定时有关的缺陷的方法和装置。在一个实施例中，利用延时电路(54)作为测试电路的多路扫描触发器(62、68、75、81和87)接收的扫描使能信号的缓冲器。扫描方式信号首先发送到延时电路(54)，然后将扫描方式信号分布到多路扫描触发器(62、68、75、81和87)。由于延时电路(54)可作为许多多路扫描触发器(62、68、75、81和87)的缓冲器，因此，扫描方式信号首先发送到数量较少的延时电路(54)，而不是分布在整个集成电路上的几千个多路扫描触发器(62、68、75、81和87)上。此外，在一个实施例中，延时电路延时一个时钟周期传输扫描使能信号的有效-无效变化，与系统时钟周期同步的扫描方式信号的有效-无效变化没有经过一个时钟周期的延时进行传输。根据本发明，多路扫描触发器(62、68、75、81和87)可以在较低的扫描速度下加载和卸载测试数据。

主权项

1.一种用于集成电路逻辑的测试电路，所述测试电路包括：从方式输入到方式输出传输扫描方式信号的延时电路，所述延时电路具有第一信号通路，所述第一信号通路具有一锁存电路，用于接收时钟信号，并延时一个时钟周期传输所述扫描方式信号的有效-无效的变化，所述延时电路具有第二信号通路，用于不延时时钟周期传输所述扫描方式信号的无效-有效的变化；所述第二信号通路不通过所述锁存电路；以及多个多路扫描触发器，所述多个多路扫描触发器的每一个接收所述时钟信号，并具有连接到所述延时电路的所述方式输出的扫描方式输入、数据输入、测试码型输入以及数据输出，其中所述多个多路扫描触发器的第一个的数据输出连接到集成电路逻辑的输入，所述多个多路扫描触发器的第二个的数据输入连接到集成电路逻辑的输出，所述多个多路扫描触发器中的每一个包括：a)多路器，连接成用以根据所述扫描方式输入在所述数据输入或所述测试码型输入之间选择；和b)触发器，连接成锁存所述多路器的输出，并根据所述时钟信号产生所述数据输出。