| 发明名称 | 低泄漏单调CMOS逻辑 | ||
| 摘要 | 本发明披露了一种低泄漏单调CMOS逻辑电路及其方法，用于设计这种电路的设计方法和系统。该电路包括：一个或多个逻辑级，至少一个逻辑级具有占主导的高输入状态或具有占主导的低输入状态；其中占主导地具有高输入状态的逻辑级包括一个或多个相对于参考PFET为薄栅电介质和高阈值电压的PFET，和一个或多个相对于参考NFET为厚栅电介质和低阈值电压的NFET；并且其中占主导地具有低输入状态的逻辑级包括一个或多个相对于参考PFET为厚栅电介质和低阈值电压的PFET，和一个或多个相对于参考NFET为薄栅电介质和高阈值电压的NFET。 | ||
| 申请公布号 | CN1722438A | 申请公布日期 | 2006.01.18 |
| 申请号 | CN200510056292.1 | 申请日期 | 2005.04.05 |
| 申请人 | 国际商业机器公司 | 发明人 | 凯利·伯恩斯坦;诺尔曼·J·罗雷尔 |
| 分类号 | H01L27/092(2006.01);H01L21/8238(2006.01);H01L21/82(2006.01);G06F17/50(2006.01) | 主分类号 | H01L27/092(2006.01) |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 秦晨 |
| 主权项 | 1、一种集成电路，包括：一个或多个逻辑级，至少一个所述逻辑级占主导地具有高输入状态或占主导地具有低输入状态；其中占主导地具有所述高输入状态的所述逻辑级，包括一个或多个相对于参考PFET为薄栅电介质和高阈值电压的PFET，和一个或多个相对于参考NFET为厚栅电介质和低阈值电压的NFET；并且其中占主导地具有所述低输入状态的所述逻辑级，包括一个或多个相对于所述参考PFET为厚栅电介质和低阈值电压的PFET，和一个或多个相对于所述参考NFET为薄栅电介质和高阈值电压的NFET。 | ||
| 地址 | 美国纽约 | ||