| 主权项 |
1.一种电脑系统,其包括: 一处理器,其包括一快取记忆体、一第一滙流排介 面以及一第二滙流排介面;以及 一控制器,用于在一第一模式操作期间经由该第一 滙流排介面窥察该快取记忆体,以及在一第二模式 操作期间经由该第二滙流排介面窥察该快取记忆 体。 2.如申请专利范围第1项之电脑系统,其进一步包括 一用于将该第一滙流排介面耦合至该控制器的第 一滙流排,以及一用于将该第二滙流排介面耦合至 该控制器的第二滙流排,该第一滙流排系比该第二 滙流排更宽。 3.如申请专利范围第2项之电脑系统,其进一步包括 一主记忆体和一周边装置,该周边装置系经由该控 制器请求对该主记忆体的一存取。 4.如申请专利范围第1项之电脑系统,其进一步包括 一主记忆体和一周边装置,该周边装置系经由该控 制器请求对该主记忆体的一存取。 5.如申请专利范围第1项之电脑系统,其中该第一操 作模式系一高功率模式,而该第二操作模式系一低 功率模式。 6.如申请专利范围第5项之电脑系统,其中在该第二 操作模式期间将关闭该第一滙流排介面。 7.如申请专利范围第1项之电脑系统,其进一步包括 一时脉产生器,该时脉产生器系经由该时脉产生器 与该处理器之间耦合的一时脉信号线向该第一滙 流排介面提供一第一时脉信号,该时脉产生器还系 经由该时脉产生器与该控制器之间耦合的一时脉 信号线向该第二滙流排介面提供一第二时脉信号 。 8.如申请专利范围第7项之电脑系统,其中该处理器 进一步包括一电路,用于在该第一操作模式期间向 该快取记忆体提供该第一时脉信号,以及在该第二 操作模式期间向该快取记忆体提供该第二时脉信 号。 9.如申请专利范围第8项之电脑系统,其中该处理器 进一步包括一锁相回路,并且在该第二操作模式期 间将该第二时脉信号提供给该快取记忆体之前,系 透过该锁相回路来投送该第二时脉信号。 10.如申请专利范围第1项之电脑系统,其中该第一 滙流排介面系经由一第一滙流排耦合至该控制器, 该第二滙流排介面系经由一第二滙流排耦合至该 控制器,并且该第一滙流排在该第一操作模式期间 比该第二滙流排在该第二操作模式期间消耗更多 的功率。 11.如申请专利一范围第1项之电脑系统,其中该第 二滙流排介面系经由一第二滙流排耦合至该控制 器,并且该第二滙流排包括一用于源同步操作的时 脉信号线、一控制线以及一资料线。 12.如申请专利范围第11项之电脑系统,其中该第一 滙流排介面系经由一第一滙流排耦合至该控制器, 该第一滙流排系一并联滙流排,而该第二滙流排系 一具有一单一资料线的串联滙流排。 13.一种电脑系统,其包括: 一高功率滙流排; 一低功率滙流排,其系比该高功率滙流排狭窄并包 括一用于源同步操作的时脉信号线; 一处理器,其包括一快取记忆体、一与该高功率滙 流排耦合的高功率滙流排介面以及一与该低功率 滙流排耦合的低功率滙流排介面;以及 一控制器,其在一高功率操作模式期间经由该高功 率滙流排与该处理器通讯,而在一低功率操作模式 期间经由该低功率滙流排与该处理器通讯。 14.如申请专利范围第13项之电脑系统,其进一步包 括一主记忆体和一周边装置,该周边装置系经由该 控制器请求对该主记忆体的一存取。 15.如申请专利范围第13项之电脑系统,其中在该低 功率操作模式期间将关闭该高功率滙流排 16.如申请专利范围第13项之电脑系统,其中在该高 功率操作模式期间,该控制器系经由该高功率滙流 排窥察该处理器的一记忆体区域,而在该低功率操 作模式期间,该控制器系经由该低功率滙流排窥察 该记忆体区域。 17.如申请专利范围第16项之电脑系统,其进一步包 括一时脉产生器,在该高功率操作模式期间,该时 脉产生器系经由该时脉产生器与该处理器之间耦 合的一第一时脉信号线向该记忆体区域提供一时 脉信号,在该低功率操作模式期间,该时脉产生器 系另外经由该低功率滙流排的该时脉信号线向该 记忆体区域提供一时脉信号。 18.如申请专利范围第13项之电脑系统,其中一时脉 信号系由该控制器经由该时脉信号线提供。 19.如申请专利范围第13项之电脑系统,其进一步包 括一电源,其在该低功率操作模式期间向该处理器 提供的一电压供应系比在该高功率操作模式期间 提供的电压供应低。 20.如申请专利气围第13项之电脑系统,其中该高功 率滙流排系缺乏源同步操作支援的一并联滙流排, 而该低功率滙流排系一具有一单一资料线的串联 滙流排。 21.一种积体电路,其包括: 一高功率滙流排介面,可藉其在一高功率操作模式 期间窥察一记忆体区域;以及 一低功率滙流排介面,可藉其在一低功率操作模式 期间窥察该记忆体区域。 22.如申请专利范围第21项之积体电路,其中在该低 功率操作模式期间将关闭该高功率滙流排介面。 23.如申请专利范围第21项之积体电路,其中该高功 率滙流排介面系支援一第一滙流排,而该低功率滙 流排介面系支援比该第一滙流排窄的一第二滙流 排。 24.如申请专利范围第21项之积体电路,其中该低功 率滙流排介面可提供源同步操作,而该高功率滙流 排介面系缺乏源同步操作的支援。 25.如申请专利范围第21项之积体电路,其进一步包 括:一第一锁相回路(phase-locked loop; PLL),其在该高 功率操作模式期间向该记忆体区域提供一时脉信 号;以及一第二PLL,其在该低功率操作模式期间向 该记忆体区域提供一时脉信号,该第二PLL系经由该 低功率滙流排介面接收一时脉信号。 26.如申请专利范围第21项之积体电路,其进一步包 括一记忆体滙流排介面。 27.一种快取记忆体存取方法,其包括: 在一高功率操作模式期间经由一高功率滙流排窥 察一快取记忆体; 转换至一低功率操作模式;以及 在一低功率操作模式期间经由一低功率滙流排窥 察该快取记忆体。 28.如申请专利范围第27项之方法,其中转换至一低 功率操作模式包括关闭该高功率滙流排。 29.如申请专利范围第27项之方法,其中经由该低功 率滙流排窥察该快取记忆体包括经由该低功率滙 流排向该快取记忆体提供一时脉信号。 30.如申请专利范围第27项之方法,其中向该低功率 操作模式的转换包括清空一快取记忆体。 图式简单说明: 图1显示根据本发明一项具体实施例而形成的一电 脑系统; 图2显示根据本发明一项具体实施例而形成的电路 ;以及 图3系显示本发明一种方法的一流程图。 |
