| 主权项 |
1.一种静电放电保护电路,适用于具有一第一电压 源与一第二电压源之一积体电路中,包括: 一第一半导体矽控整流器,该第一半导体矽控整流 器包括一第一金属氧化物半导体电晶体,其中该第 一半导体矽控整流器之阴极与该第一电压源相接, 该第一半导体矽控整流器之阳极与该第二电压源 相接; 一第二半导体矽控整流器,该第二半导体矽控整流 器包括一第二金属氧化物半导体电晶体,其中该第 二半导体矽控整流器之阳极与该第一电压源相接, 该第二半导体矽控整流器之阴极与该第二电压源 相接,其中该第一与该第二金属氧化物半导体电晶 体的闸极同时连接到该第一电压源与该第二电压 源的其中之一;以及 一寄生二极体,其中该寄生二极体之阴极与该第一 电压源相接,该寄生二极体之阳极与该第二电压源 相接。 2.如申请专利范围第1项所述之静电放电之保护电 路,其中该第一与该第二电压源为系统之相对高的 电压源,且该第一与该第二金属氧化物半导体电晶 体为P型并且闸极连接到该第一电压源。 3.如申请专利范围第1项所述之静电放电之保护电 路,其中该第一与该第二电压源为系统之相对低的 电压源,且该第一与该第二金属氧化物半导体电晶 体为N型并且闸极连接到该第二电压源。 4.如申请专利范围第2项所述之静电放电之保护电 路,更包括一讯号延迟单元,电性耦接至该第一电 压源与P型之该第二金属氧化物半导体电晶体之闸 极之间。 5.如申请专利范围第3项所述之静电放电之保护电 路,更包括一讯号延迟单元,电性耦接至该第二电 压源与N型之该第二金属氧化物半导体电晶体之闸 极之间。 6.如申请专利范围第4项或第5项所述之静电放电之 保护电路,其中该讯号延迟单元系为电阻组成之电 路。 7.如申请专利范围第4项或第5项所述之静电放电之 保护电路,其中该讯号延迟单元系为电阻与电容组 成之电路。 8.如申请专利范围第4项或第5项所述之静电放电之 保护电路,其中该讯号延迟单元系为一传输闸。 9.一种静电放电保护电路,适用于具有一第一电压 源与一第二电压源之一积体电路中,包括: 一第一半导体矽控整流器,该第一半导体矽控整流 器包括一第一金属氧化物半导体电晶体,其中该第 一半导体矽控整流器之阴极与该第一电压源相接, 该第一半导体矽控整流器之阳极与该第二电压源 相接; 一第二半导体矽控整流器,该第二半导体矽控整流 器包括一第二金属氧化物半导体电晶体,其中该第 二半导体矽控整流器之阳极与该第一电压源相接, 该第二半导体矽控整流器之阴极与该第二电压源 相接,其中该第一与该第二金属氧化物半导体电晶 体的闸极,经由一讯号延迟单元连接到该第一电压 源与该第二电压源的其中之一;以及 一寄生二极体,其中该寄生二极体之阴极与该第一 电压源相接,该寄生二极体之阳极与该第二电压源 相接。 10.如申请专利范围第9项所述之静电放电之保护电 路,其中该第一与该第二电压源为系统之相对高的 电压源,且该第一与该第二金属氧化物半导体电晶 体为P型并且闸极经由该讯号延迟单元连接到该第 一电压源。 11.如申请专利范围第9项所述之静电放电之保护电 路,其中该第一与该第二电压源为系统之相对低的 电压源,且该第一与该第二金属氧化物半导体电晶 体为N型并且闸极经由该讯号延迟单元连接到该第 二电压源。 12.如申请专利范围第9项所述之静电放电之保护电 路,其中该讯号延迟单元系为电阻组成之电路。 13.如申请专利范围第9项所述之静电放电之保护电 路,其中该讯号延迟单元系为电阻与电容组成之电 路。 14.如申请专利范围第9项所述之静电放电之保护电 路,其中该讯号延迟单元系为一传输闸。 15.一种具有静电放电保护电路的半导体电路,包括 : 一第一积体电路,电性耦接于一第一高电压源与一 第一低电压源; 一第二积体电路,电性耦接于一第二高电压源与一 第二低电压源; 一第一静电放电保护电路,耦接于该第一与该第二 高电压源之间,更包括: 一P型第一半导体矽控整流器,包括一P型第一金属 氧化物半导体电晶体,其中该P型第一半导体矽控 整流器之阴极与该第一高电压源相接,该P型第一 半导体矽控整流器之阳极与该第二高电压源相接, 一P型第二半导体矽控整流器,包括一P型第二金属 氧化物半导体电晶体,其中该P型第二半导体矽控 整流器之阳极与该第一高电压源相接,该P型第二 半导体矽控整流器之阴极与该第二高电压源相接, 其中该P型第一与该P型第二金属氧化物半导体电 晶体的闸极连接到该第一高电压源,及 一寄生二极体,其中该寄生二极体之阴极与该第一 高电压源相接,该寄生二极体之阳极与该第二高电 压源相接;以及 一第二静电放电保护电路,耦接于该第一与该第二 低电压源之间,更包括: 一N型第一半导体矽控整流器,包括一N型第一金属 氧化物半导体电晶体,其中该N型第一半导体矽控 整流器之阴极与该第一低电压源相接,该N型第一 半导体矽控整流器之阳极与该第二低电压源相接, 一N型第二半导体矽控整流器,包括一N型第二金属 氧化物半导体电晶体,其中该N型第二半导体矽控 整流器之阳极与该第一低电压源相接,该N型第二 半导体矽控整流器之阴极与该第二低电压源相接, 其中该N型第一与该N型第二金属氧化物半导体电 晶体的闸极连接到该第二低电压源,及 一寄生二极体,其中该寄生二极体之阴极与该第一 低电压源相接,该寄生二极体之阳极与该第二低电 压源相接。 16.如申请专利范围第15项所述之具有静电放电保 护电路的半导体电路,更包括一第一讯号延迟单元 ,电性耦接至该第一高电压源与之该P型第二金属 氧化物半导体电晶体之闸极之间。 17.如申请专利范围第15项所述之具有静电放电保 护电路的半导体电路,更包括一第二讯号延迟单元 ,电性耦接至该第二低电压源与该N型第二金属氧 化物半导体电晶体之闸极之间。 18.如申请专利范围第16项或第17项所述之具有静电 放电保护电路的半导体电路,其中该讯号延迟单元 系为电阻组成之电路。 19.如申请专利范围第16项或第17项所述之具有静电 放电保护电路的半导体电路,其中该讯号延迟单元 系为电阻与电容组成之电路。 20.如申请专利范围第16项或第17项所述之具有静电 放电保护电路的半导体电路,其中该讯号延迟单元 系为一传输闸。 21.如申请专利范围第15项所述之具有静电放电保 护电路的半导体电路,更包括: 一第一静电放电箝位电路,电性耦接于该第一高电 压源与该第一低电压源之间;以及 一第二静电放电箝位电路,电性耦接于该第二高电 压源与该第二低电压源之间。 22.如申请专利范围第15项所述之具有静电放电保 护电路的半导体电路,更包括: 一介面电路,电性耦接至该第一积体电路与该第二 积体电路之间,并且耦接于该第一与该第二高电压 源及该第一与该第二低电压源之间。 23.一种具有静电放电保护电路的半导体电路,包括 : 一第一积体电路,电性耦接于一第一高电压源与一 第一低电压源; 一第二积体电路,电性耦接于一第二高电压源与一 第二低电压源; 一第一静电放电保护电路,耦接于该第一与该第二 高电压源之间,更包括: 一P型第一半导体矽控整流器,包括一P型第一金属 氧化物半导体电晶体,其中该P型第一半导体矽控 整流器之阴极与该第一高电压源相接,该P型第一 半导体矽控整流器之阳极与该第二高电压源相接, 一P型第二半导体矽控整流器,包括一P型第二金属 氧化物半导体电晶体,其中该P型第二半导体矽控 整流器之阳极与该第一高电压源相接,该P型第二 半导体矽控整流器之阴极与该第二高电压源相接, 其中该P型第一与该P型第二金属氧化物半导体电 晶体的闸极经由一第一讯号延迟单元连接到该第 一高电压源,及 一寄生二极体,其中该寄生二极体之阴极与该第一 高电压源相接,该寄生二极体之阳极与该第二高电 压源相接;以及 一第二静电放电保护电路,耦接于该第一与该第二 低电压源之间,更包括: 一N型第一半导体矽控整流器,包括一N型第一金属 氧化物半导体电晶体,其中该N型第一半导体矽控 整流器之阴极与该第一低电压源相接,该N型第一 半导体矽控整流器之阳极与该第二低电压源相接, 一N型第二半导体矽控整流器,包括一N型第二金属 氧化物半导体电晶体,其中该N型第二半导体矽控 整流器之阳极与该第一低电压源相接,该N型第二 半导体矽控整流器之阴极与该第二低电压源相接, 其中该N型第一与该N型第二金属氧化物半导体电 晶体的闸极经由一第二讯号延迟单元连接到该第 二低电压源,及 一寄生二极体,其中该寄生二极体之阴极与该第一 低电压源相接,该寄生二极体之阳极与该第二低电 压源相接。 24.如申请专利范围第23项所述之具有静电放电保 护电路的半导体电路,其中该第一与该第二讯号延 迟单元系为电阻组成之电路。 25.如申请专利范围第23项所述之具有静电放电保 护电路的半导体电路,其中该第一与该第二讯号延 迟单元系为电阻与电容组成之电路。 26.如申请专利范围第23项所述之具有静电放电保 护电路的半导体电路,其中该讯号延迟单元系为一 传输闸。 27.如申请专利范围第23项所述之具有静电放电保 护电路的半导体电路,更包括: 一第一静电放电箝位电路,电性耦接于该第一高电 压源与该第一低电压源之间;以及 一第二静电放电箝位电路,电性耦接于该第二高电 压源与该第二低电压源之间。 28.如申请专利范围第23项所述之具有静电放电保 护电路的半导体电路,更包括: 一介面电路,电性耦接至该第一积体电路与该第二 积体电路之间,并且耦接于该第一与该第二高电压 源及该第一与该第二低电压源之间。 29.一种静电放电保护半导体电路,适用于具有一第 一电压源与一第二电压源之一积体电路中,该静电 放电保护半导体电路包括: 一基底; 一井区,位于该基底中; 一第一第一型掺杂区与一第二第一型掺杂区,位于 该基底中且在该井区外,其中该第二第一型掺杂区 耦接至该第二电压源; 一第一与一第二第二型掺杂区,分别邻近该第一与 该第二第一型掺杂区,且位在该基底与该井区中; 一第三与一第四第二型掺杂区,分别邻近该第一与 该第二第二型掺杂区,且位于该井区中,其中该第 三第二型掺杂区耦接至该第二电压源; 一第一闸极结构,位于该基底上且在该第一与该第 三第二型掺杂区之间,其中该第一第一型掺杂区与 该第一闸极结构耦接到该第一电压源; 一第三第一型掺杂区,位于该井区中且位于该第三 与该第四第二型掺杂区之间;以及 一第二闸极结构,位于该基底上且在该第二与该第 四第二型掺杂区之间,其中该第三第一型掺杂区、 该第四第二型掺杂区与该第二闸极结构耦接到该 第一电压源, 其中该第三第二型掺杂区与该第三第一型掺杂区 构成一寄生二极体,该第一第一型掺杂区、该基底 、该井区与该第三第二型掺杂区构成第一半导体 矽控整流器,该第四第二型掺杂区、该井区、该基 底与该第二第一型掺杂区构成第二半导体矽控整 流器。 30.如申请专利范围第29项所述之静电放电保护半 导体电路,其中该第一型掺杂区为N型掺杂区,该第 二型掺杂区为P型掺杂区。 31.如申请专利范围第29项所述之静电放电保护半 导体电路,其中该基底为P形基底,且该井区为N型井 。 32.如申请专利范围第29项所述之静电放电保护半 导体电路,其中该第一与该第二电压源不相等,且 为该静电放电保护半导体电路的相对高电压源。 33.一种静电放电保护半导体电路,适用于具有一第 一电压源与一第二电压源之一积体电路中,该静电 放电保护半导体电路包括: 一基底; 一井区,位于该基底中; 一第一第一型掺杂区与一第二第一型掺杂区,位于 该基底中且在该井区外,其中该第一第一型掺杂区 耦接至该第一电压源且该第二第一型掺杂区耦接 至该第二电压源; 一第三与一第四第一型掺杂区,分别邻近该第一与 该第二第一型掺杂区,且位在该基底与该井区中; 一第一闸极结构,位于该基底上且在该第一与该第 三第一型掺杂区之间,其中该第一闸极结构耦接到 该第二电压源; 一第二闸极结构,位于该基底上且在该第二与该第 四第一型掺杂区之间,其中该第二闸极结构耦接到 该第二电压源, 一第一与一第二第二型掺杂区,分别与该第三与该 第四第一型掺杂区相邻,且位于该井区中,其中该 第一第二型掺杂区耦接至该第二电压源且该第二 第二型掺杂区耦接至该第一电压源;以及 一第五第一型掺杂区,位于该井区中且位于该第一 与该第二第二型掺杂区之间,其中该第五第一型掺 杂区耦接至第一电压源, 其中该第一第二型掺杂区与该第五第一型掺杂区 构成一寄生二极体,该第一第一型掺杂区、该基底 、该井区与该第一第二型掺杂区构成第一半导体 矽控整流器,该第二第二型掺杂区、该井区、该基 底与该第二第一型掺杂区构成第二半导体矽控整 流器。 34.如申请专利范围第33项所述之静电放电保护半 导体电路,其中该第一型掺杂区为N型掺杂区,该第 二型掺杂区为P型掺杂区。 35.如申请专利范围第33项所述之静电放电保护半 导体电路,其中该基底为P型基底,且该井区为N型井 。 36.如申请专利范围第33项所述之静电放电保护半 导体电路,其中该第一与该第二电压源不相等,且 为该静电放电保护半导体电路的相对低电压源。 图式简单说明: 图1绘示为静电放电之保护电路架构的方块图。 图2为图1中习知之静电放电连结电路140的电路方 块图与结构图。 图3系依照本发明所绘示之一较佳实施例之静电放 电之保护电路内的静电放电连结电路的电路方块 图与结构图。 图4系依照本发明所绘示之另一较佳实施例之静电 放电之保护电路内的静电放电连结电路的电路方 块图。 图5为依照本发明所绘示之另一较佳实施例之静电 放电连结电路中之讯号延迟单元450a的电路图。 图6为依照本发明所绘示之另一较佳实施例之静电 放电连结电路中之讯号延迟单元450b的电路图。 图7系依照本发明所绘示之再一较佳实施例之静电 放电之保护电路内的静电放电连结电路的电路方 块图。 |
