| 主权项 |
1.一种静态存区存取记忆体(static random access memory, RAM)记忆胞阵列之布局结构,该SRAM记忆胞阵列具有 一或复数SRAM记忆胞,每一该SRAM记忆胞具有一对交 叉耦接之反相器,以及耦接至该等反相器之一对通 闸电晶体,该等通闸电晶体用以控制该等反相器之 输出,该布局结构包括: 至少一SRAM记忆胞区,该等反相器及该等通闸电晶 体建立在该SRAM记忆胞区中,且该SRAM记忆胞区具有 一长侧边及一短侧边; 至少一主动区,形成在一绝缘层上,跨过至少两相 邻之该等SRAM记忆胞区而延伸,以建立该通闸电晶 体以及在该反相器内之一下拉电晶体;以及 至少一带状胞区,插入至该等SRAM记忆胞区之间,以 将该主动区连接至一固定电位,藉此防止该通闸电 晶体与该下拉电晶体之本体浮接。 2.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,其中,该长侧边之长度为为该短侧边之长 度的至少两倍。 3.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,其中,该长侧边之长度不大于0.5um。 4.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,其中,该下拉电晶体与在该带状胞区中之 一带状胞间之距离不大于16um。 5.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,其中,每两连续之该带状胞区插入8至128个 SRAM记忆胞区。 6.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,其中,每两连续之该带状胞区插入16个SRAM 记忆胞区。 7.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,包括至少一位元线区,配置成实质上与该 主动区平行,上连接至该通闸电晶体之源/汲区。 8.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,更包括一或复数闸极区,配置成实质上与 该主动区垂直,以建立一或复数闸极,来控制该等 通直电晶体与该下拉电晶体。 9.如申请专利范围第1项所述之SRAM记忆胞阵列之布 局结构,更包括至少一低电压源线区配置成实质上 与该主动区垂直,上连接至该下拉电晶体之源/汲 区。 10.如申请专利范围第1项所述之SRAM记忆胞阵列之 布局结构,其中,该下拉电晶体与该通闸电晶体之 本体为部分空乏。 11.如申请专利范围第1项所述之SRAM记忆胞阵列之 布局结构,其中,该主动区之厚度大约介于200至1500 埃之间。 12.一种静态存区存取记忆体(static random access memory ,SRAM)记忆胞阵列之布局结构,该SRAM记忆胞阵列具 有一或复数SRAM记忆胞,每一该SRAM记忆胞具有一对 交叉耦接之反相器,以及耦接至该等反相器之一对 通闸电晶体,该等通闸电晶体用以控制该等反相器 之输出,该布局结构包括: 至少一SRAM记忆胞区,该等反相器及该等通闸电晶 体建立在该SRAM记忆胞区中,该SRAM记忆胞区具有一 长侧边及一短侧边,且该长侧边为该短侧边之至少 两倍; 至少一主动区,形成在一绝缘层上,跨过至少两相 邻之该等SRAM记忆胞区而延伸,以建立该通闸电晶 体以及在该反相器内之一下拉电晶体; 至少一位元线区,配置成实质上与该主动区平行, 上连接至该通闸电晶体之源/汲区;以及 至少一带状胞区,插入至该等SRAM记忆胞区之间,在 该带状胞区中,建立一带状胞以将该主动区连接至 一固定电位,藉此防止建立在该主动区之该通闸电 晶体与该下拉电晶体之本体浮接。 13.如申请专利范围第12项所述之SRAM记忆胞阵列之 布局结构,其中,每两连续之该带状胞区插入8至128 个SRAM记忆胞区。 14.如申请专利范围第12项所述之SRAM记忆胞阵列之 布局结构,更包括至少一低电压源线区配置成实质 上与该主动区垂直,且连接至该下拉电晶体之源/ 汲区。 15.如申请专利范围第12项所述之SRAM记忆胞阵列之 布局结构,其中,该下拉电晶体与该通闸电晶体之 本体为部分空乏。 16.如申请专利范围第12项所述之SRAM记忆胞阵列之 布局结构,其中,该主动区之厚度大约介于200至1500 埃之间。 17.一种静态存区存取记忆体(static random access memory ,SRAM)记忆胞阵列之布局结构,该SRAM记忆胞阵列具 有一或复数SRAM记忆胞,每一该SRAM记忆胞具有一对 交叉耦接之反相器,以及耦接至该等反相器之一对 通闸电晶体,该等通闸电晶体用以控制该等反相器 之输出,该布局结构包括: 至少一SRAM记忆胞区,该等反相器及该等通闸电晶 体建立在该SRAM记忆胞区中,该SRAM记忆胞区具有一 长侧边及一短侧边,且该长侧边至少长于该短侧边 之两倍; 至少一主动区,形成在一绝缘层上,跨过至少两相 邻之该等SRAM记忆胞区而延伸,以建立该通闸电晶 体以及在该反相器内之一下拉电晶体; 至少一位元线区,配置成实质上与该主动区平行, 且连接至该通闸电晶体之源/汲区; 一或复数闸极区,配置成实质上与该主动区垂直, 以建立一或复数闸极,来控制该等通直电晶体与该 下拉电晶体;以及 至少一带状胞区,插入至该等SRAM记忆胞区之间,在 该带状胞区中,建立一带状胞以透过一联络结构将 该主动区连接至一固定电位,藉此防止建立在该主 动区之该通闸电晶体与该下拉电晶体之本体浮接 。 18.如申请专利范围第17项所述之SRAM记忆胞阵列之 布局结构,其中,该下拉电晶体与该带状胞间之距 离不大于8um。 19.如申请专利范围第17项所述之SRAM记忆胞阵列之 布局结构,更包括至少一低电压源线区配置成实质 上与该主动区垂直,且连接至该下拉电晶体之源/ 汲区。 20.如申请专利范围第17项所述之SRAM记忆胞阵列之 布局结构,其中,该主动区之厚度大约介于200至1500 埃之间。 图式简单说明: 第1图表示习知SRAM记忆胞。 第2图表示根据本发明之一实施例之SRAM记忆胞之 布局结构。 第3及第4图表示根据本发明之一实施例,而使用在 SRAM记忆胞之SOI装置。 第5及第6图表示根据本发明之另一实施例,而使用 在SRAM记忆胞之SOI装置。 第7图表示根据本发明之一实施例,SRAM记忆胞阵列 之布局结构。 |
