半导体器件

摘要

一个由一个P⁺集电区(1)，一个n型缓冲区(3)，一个n^-区(5)和一个n⁺阴极区(7)组成的pin二极管。一个从n⁺阴极区(7)的表面开始穿过n⁺阴极区(7)后到达n^-区(5)的沟槽(9)。沿着沟槽9的内壁形成一层绝缘膜(11)。形成一个栅电极层(13)隔着绝缘膜与n⁺阴极区(7)的侧壁相对。形成一个阴极(17)与n⁺阴极区(7)电连接。形成一个阳极(19)与P⁺集电区(1)电连接。n⁺阴极区(7)整个形成在互相平行伸展的沟槽(9)之间的表面上。这样，一种其栅控电路被简化、且导通特性很好的功率半导体器件即可得到。

主权项

1.一种半导体器件，其中的电流在半导体衬底的第一和第二主表面间流动，包括：在所述半导体衬底的所述第一主表面侧形成的第二导电型的第一杂质区(107)；在所述半导体衬底的所述第二主表面侧形成的第二导电型的第二杂质区(101)；以及夹在所述第一杂质区(107)和所述第二杂质区(101)之间的本征或第一导电型区(105)；其中所述半导体衬底包括从所述第一主表面开始穿过所述第一杂质区(107)到达所述本征或第一导电型区(105)的沟槽(113)；所述器件还包括：在所述第一杂质区(107)上的第一导电型的第三杂质区(109)，它与在所述半导体衬底的所述第一主表面上的所述沟槽(113)的侧壁接触；在所述第一杂质区(107)上形成的浓度比所述第一杂质区(107)高的第二导电型的第四杂质区(111)，它与在所述半导体衬底的所述第一主表面处的所述第三杂质区(109)相邻；一个在所述沟槽(113)中形成的控制电极层(117)，它隔着一层绝缘膜(115)与所述第一和第三杂质区(107，109)以及所述本征或第一导电型区(105)相对，它通过所施加的控制电压控制在所述第一和第二主表面之间流动的电流；一个第一电极层(121)，它在所述半导体衬底的所述第一主表面上形成，并与所述第三和第四杂质区(109，111)电连接；以及一个在所述半导体衬底的所述第二主表面上形成，并与所述第二杂质区(101)电连接的第二电极层(123)；其中如果用Dt表示所述沟槽(113)离所述第一主表面的深度，Wt表示所述沟槽(113)宽度，De表示所述第三杂质区(109)离所述第一主表面的深度，We表示夹在彼此相邻的一个沟槽(113)和另一个沟槽(113)之间的区域中由所述第四区域(111)分隔的每个所述第三杂质区(109)的宽度，Pt表示相邻的所述沟槽(113)的间距，则下列表达式成立：$\frac{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Wt}}{2(\mathrm{We}+\mathrm{Dt}-\mathrm{De})+\mathrm{Pt}}\ge 0.4.$