一种实现IC卡RSA加密算法的协处理器

摘要

一种实现IC卡RSA加密算法的协处理器，包括：微处理器主控制模块，控制存储器的初始化和控制数据处理控制模块，通过该数据处理控制模块对数据处理单元的间接控制；数据处理控制模块，直接控制数据处理单元工作，同时控制存储器，并与微处理器主控制模块进行通信；存储器，从微处理器主控制模块读取并存储用户的各种设置和初始化信息，接收数据处理控制模块的控制信号，保存数据处理单元运算结果；数据处理单元，在数据处理控制模块的控制下，对存储器中的输入数据进行处理，完成整个加密运算，并将处理后的结果保存到存储器中去。本发明在提高系统保密能力的同时，减小了芯片面积，加强了应用的灵活性，降低了用户成本。

主权项

1.一种实现IC卡RSA加密算法的协处理器，其特征在于：它包括微处理器主控制模块(1)、数据处理控制模块(2)、存储器(3)和数据处理单元(4)，其中：微处理器主控制模块(1)，其与存储器(3)和数据处理控制模块(2)分别相连，控制存储器(3)的初始化和控制数据处理控制模块(2)，通过该数据处理控制模块(2)对数据处理单元(4)间接控制；数据处理控制模块(2)，其与微处理器主控制模块(1)、数据处理单元(4)和存储器(3)分别相连，直接控制数据处理单元(4)工作，同时控制存储器(3)，并与微处理器主控制模块(1)进行通信；存储器(3)，其与微处理器主控制模块(1)、数据处理控制模块(2)和数据处理单元(4)分别相连，从微处理器主控制模块(1)读取并存储用户的各种设置和初始化信息，接收数据处理控制模块(2)的控制信号，保存数据处理单元(4)运算结果；数据处理单元(4)，其与数据处理控制模块(2)和存储器(3)分别相连，在数据处理控制模块(2)的控制下，对存储器(3)中的输入数据进行处理，完成整个加密运算，并将处理后的结果保存到存储器(3)中去；所述的数据处理单元(4)包括第一移位寄存器组(41)、第二移位寄存器组(42)、加法器(47)、第一选择器(45)、第二选择器(48)、取模逻辑单元(44)、乘数数据寄存器(43)和加法数据发生器(46)，第一移位寄存器组(41)，接收加法器(47)或者外部存储器(3)的输入数据，和加法器(47)一起完成移位累加功能，并将结果通过第二选择器(48)输出到外部存储器(3)中和取模逻辑单元(44)；第二移位寄存器组(42)，接受外部存储器(3)和第一移位寄存器组(41)的数据输入，对数据进行移位操作，并将输出数据通过第二选择器(48)输出到存储器(3)中和取模逻辑单元(44)，作为取模的控制信号；乘数数据寄存器(43)，把从外部存储器(3)输入的乘数数据保存下来供内部运算使用，输出数据到加法数据发生器(46)；取模逻辑单元(44)，接受第一移位寄存器组(41)和第二移位寄存器组(42)的输入，将取模时的信号通过逻辑变换等效成移位加法的输入信号，并输出到第一选择器(45)；第一选择器(45)，接受第二移位寄存器(42)或者取模逻辑单元(44)的输入信号，选择其中一个输出到加法数据发生器(46)中；加法数据发生器(46)，在第一选择器(45)输入信号的控制下，选择让乘数数据寄存器(43)的数据通过或者关闭；加法器(47)，将第一移位寄存器(41)与加法数据发生器(46)的数据相加产生进位；第二选择器(48)，从第一移位寄存器组(41)和第二移位寄存器组(42)的数据输入中选择一个作为输出到外部存储器(3)的数据。