发明名称 |
半导体器件及其制造方法 |
摘要 |
半导体衬底上边绝缘膜的布线区域上形成第1沟,电容区域上形成宽度比第1沟宽的第2沟。而且,淀积第1导体膜使其完全填埋第1沟,填埋第2沟到中途。进而,淀积电容绝缘膜使其填埋到第2沟的中途,其上淀积第2导体膜完全填埋第2沟。研磨第2导体膜、电容绝缘膜和第1导体膜的叠层膜直到绝缘膜露出,给第1沟内埋入由第1导体膜形成的布线和给第2沟内埋入由第1导体膜、电容绝缘膜和第2导体膜构成的电容。 |
申请公布号 |
CN1716588A |
申请公布日期 |
2006.01.04 |
申请号 |
CN200510073208.7 |
申请日期 |
2002.09.11 |
申请人 |
株式会社东芝 |
发明人 |
秋山和隆 |
分类号 |
H01L23/52(2006.01);H01L21/768(2006.01) |
主分类号 |
H01L23/52(2006.01) |
代理机构 |
北京市中咨律师事务所 |
代理人 |
陈海红;段承恩 |
主权项 |
1、一种半导体器件,其特征在于包括:半导体衬底;在该半导体衬底上边形成的绝缘膜;和在将该绝缘膜上形成的接触部作为宽度宽的布线沟中,平坦地埋入的布线;上述布线,至少在上述接触部中,由第1导体膜和覆盖其上面的一部分的第2导体膜的叠层结构构成,在上述接触部以外,仅由上述第1导体膜构成,并且,上述接触部的中央部的上述第2导体膜的上面与上述接触部以外的上述第1导体膜的上面高度相同。 |
地址 |
日本东京都 |