具预写控制之双埠静态随机存取记忆晶胞

摘要

本创作提出一种具预写控制之双埠静态随机存取记忆晶胞，其系包括一第一反相器(由第一PMOS电晶体P1与第一NMOS电晶体M1所组成)、一第二反相器(由第二PMOS电晶体P2与第二NMOS电晶体M2所组成)、一写入用选择电晶体(MWS)、一读取用选择电晶体(MRS)、一反相电晶体(MINV)、一预写电晶体(MPRE)、一写入用字元线(WWL)、一读取用字元线(RWL)、一写入用位元线(WBL)、一读取用位元线(RBL)以及一预写控制线(WPRE)，其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出(即节点A)系连接该第二反相器之输入，而该第二反相器之输出(即节点B)则连接该第一反相器之输入，并且该第一反相器之输出(节点A)系用于储存SRAM晶胞之资料，而该第二反相器之输出(节点B)则用于储存SRAM晶胞之反相资料，同时于该节点 B与接地之间设置有预写电晶体(MPRE)，该预写电晶体(MPRE)之闸极系连接至预写控制线(WPRE)，而该用于储存SRAM晶胞反相资料之节点B则经由该反相电晶体(MINV)及该读取用选择电晶体(MRS)连接至读取用位元线(RBL)，其中该反相电晶体(MINV)之一端与该读取用选择电晶体(MRS)相连接，另一端连接至储存节点(A)，而其闸极则连接至反相储存节点(B)，俾藉此种新颖架构，以降低非选择(nonselected)双埠 SRAM晶胞之漏电流(leaking current)；再者，亦可将该读取用字元线(RWL)于非操作期间之电压位准设定成低于接地电压(例如-0.5伏特)，以便进一步降低非选择(nonselected)双埠SRAM晶胞之漏电流，亦即，该读取用字元线(RWL)于读取操作期间系设定为电源电压，而于读取操作以外之期间则设定为低于接地电压之电压位准(例如-0.5伏特)，至于该写入用字元线(WWL)于写入操作期间系设定为电源电压，而于写入操作以外之期间则设定为接地电压。结果，本创作不但能有效解决知单端SRAM晶胞无法达成将先前写入的逻辑0盖写成逻辑1之问题，并且也能实现单位元线同时读写的功能，同时亦能藉由大幅降低非选择(nonselected)双埠SRAM晶胞之漏电流(leakingcurrent)，而达成有效降低读取干扰及有效提高读取可靠度之功效。

主权项

1.一种双埠静态随机存取记忆晶胞,其包括: 一第一反相器,系由第一PMOS电晶体(P1)与第一NMOS电 晶体(M1)所组成; 一第二反相器,系由第二PMOS电晶体(P2)与第二NMOS电 晶体(M1)所组成; 一储存节点(A),系由该第一反相器之输出端所形成 ; 一反相储存节点(B),系由该第二反相器之输出端所 形成; 一写入用选择电晶体(MWS),系连接在该储存节点(A) 与写入用位元线(WBL)之间,且闸极连接至写入用字 元线(WWL); 一读取用选择电晶体(MRS),其一端连接至读取用位 元线(RBL),另一端与反相电晶体(MINV)相连接,而闸极 则连接至读取用字元线(RWL); 一预写电晶体(MPRE),系连接在该反相储存节点(B)与 接地之间,且闸极连接至预写控制线(WPRE);以及 一反相电晶体(MINV),其一端与该读取用选择电晶体 (MRS)相连接,另一端连接至储存节点(A),而闸极则连 接至反相储存节点(B); 其中,该第一反相器和该第二反相器系呈交互耦合 连接,亦即该第一反相器之输出端(即储存节点A)系 连接至该第二反相器之输入端,而该第二反相器之 输出端(即反相储存节点B)则连接至该第一反相器 之输入端。 2.如申请专利范围第1项所述之双埠静态随机存取 记忆晶胞,其中该第一反相器之一端连接至电源电 压(Vdd),而另一端则接地。 3.如申请专利范围第2项所述之双埠静态随机存取 记忆晶胞,其中该第二反相器之一端连接至电源电 压(Vdd),而另一端则接地。 4.如申请专利范围第3项所述之双埠静态随机存取 记忆晶胞,其中该写入用字元线(WWL)于写入操作期 间系设定为电源电压(Vdd),而于写入操作以外之期 间则设定为接地电压。 5.如申请专利范围第4项所述之双埠静态随机存取 记忆晶胞,其中该读取用字元线(RWL)于读取操作期 间系设定为电源电压(Vdd),而于读取操作以外之期 间则设定为接地电压。 6.如申请专利范围第5项所述之双埠静态随机存取 记忆晶胞,其中该预写控制线(WPRE)于写入动作发生 前之预写入期间系设定为电源电压(Vdd),而于预写 入操作以外之期间则设定为接地电压。 7.如申请专利范围第4项所述之双埠静态随机存取 记忆晶胞,其中该读取用字元线(RWL)于读取操作期 间系设定为电源电压(Vdd),而于读取操作以外之期 间则设定为低于接地电压之电压位准。 8.如申请专利范围第7项所述之双埠静态随机存取 记忆晶胞,其中该预写控制线(WPRE)于写入动作发生 前之预写入期间系设定为电源电压(Vdd),而于预写 入操作以外之期间则设定为接地电压。 图式简单说明: 第一图 系显示习知6T静态随机存取记忆体(SRAM)晶 胞之电路示意图; 第二图 系显示习知5T静态随机存取记忆体(SRAM)晶 胞之电路示意图; 第三图 系显示习知4T静态随机存取记忆体(SRAM)晶 胞之电路示意图; 第四图 系显示习知3T静态随机存取记忆体(SRAM)晶 胞之电路示意图; 第五图 系显示习知双埠静态随机存取记忆体(SRAM) 晶胞之电路示意图; 第六图 系显示本创作所提出之双埠静态随机存取 记忆体(SRAM)晶胞之电路示意图;