混合式类比与数位积体电路

摘要

本发明提供一种用以将类比与数位电路组装在个别的晶片上，并堆叠整合此晶片于单一封包中，以形成能提供许多好处的混合式信号积体电路的技术。在此观点上，该类比与数位电路系实行在两独立的晶片上，其可能使用不同的积体电路适当地处理此不同类型的电路。此后该类比与数位晶片系整合(堆叠)封装于该单一的封包。黏合垫系提供来互相连接此晶片，而且连接此晶片到外部插脚。当减少实行该黏合垫所需要的晶片区域量时，以能提供所需要的连接的方式来定位及配置该黏合垫。于另一观点，系结合串列汇流排介面来测试该晶片对晶片的连接。

主权项

1.一种积体电路,具有相对于一第二晶片为堆叠组 态之一第一晶片且该第一及第二晶片各包含主要 之数位电路及类比电路, 该第一及第二晶片包括由晶片对晶片之数位黏合 线耦合之黏合垫并电气连接其相关之数位电路, 该晶片对晶片之数位黏合线提供接线通道配置以 最佳化相关接线通道之长度及位置。 2.如申请专利范围第1项之积体电路,其中该等黏合 垫系配置并设置以最小化晶片面积。 3.如申请专利范围第2项之积体电路,另包含一封装 基板,该第一及第二晶片系配置于其上。 4.如申请专利范围第3项之积体电路,其中至少该第 一及第二晶片其中之一包括黏合垫及相关之黏合 线以电气耦合至该封装基板。 5.如申请专利范围第2项之积体电路,其中该第一及 第二晶片系源自于一晶圆,该晶圆具有之一厚度系 背面研磨该晶圆而获得。 6.如申请专利范围第2项之积体电路,其中该第一及 第二晶片系以不同之积体电路制程技术所制造。 7.如申请专利范围第2项之积体电路,其中该第一晶 圆系以CMOS制程技术所制造。 8.一种包括一封包积体电路之积体电路封装,该积 体电路具有相对于一第二晶片为堆叠组态之一第 一晶片且该第一及第二晶片各包含主要之数位电 路及类比电路, 该第一及第二晶片包括由晶片对晶片之数位黏合 线耦合之黏合垫并电气连接其相关之数位电路, 该晶片对晶片之数位黏合线提供接线通道配置以 最佳化相关接线通道之长度及位置。 9.如申请专利范围第8项之积体电路封装,其中该积 体电路封装为一球栅阵列型封装。 10.一种积体电路,具有一封装基板及相对于一第二 晶片为堆叠组态之一第一晶片且该第一及第二晶 片各包含主要之数位电路及类比电路, 该封装基板及该第二晶片包括由类比黏合线耦合 之黏合垫并电气连接其相关之类比电路, 该类比黏合线系配置并设置以最小化任何由数位 之晶片对晶片黏合线连接数位电路所造成之干扰 。 11.如申请专利范围第10项之积体电路,其中该第一 及第二晶片系源自于一晶圆,该晶圆具有之一厚度 系背面研磨该晶圆而获得。 12.如申请专利范围第10项之积体电路,其中该第一 及第二晶片系以不同之积体电路制程技术所制造 。 13.如申请专利范围第10项之积体电路,其中该第一 晶圆系以CMOS制程技术所制造。 14.一种包括一封包积体电路之积体电路封装,该积 体电路具有一封装基板及相对于一第二晶片为堆 叠组态之一第一晶片且该第一及第二晶片各包含 主要之数位电路及类比电路, 该封装基板及该第二晶片包括由类比黏合线耦合 之黏合垫并电气连接其相关之类比电路, 该类比黏合线系配置并设置以最小化任何由数位 之晶片对晶片黏合线连接数位电路所造成之干扰 。 15.如申请专利范围第14项之积体电路封装,其中该 积体电路封装为一球栅阵列型封装。 16.一种积体电路,具有相对于一第二晶片为堆叠组 态之一第一晶片且该第一及第二晶片各包含主要 之数位电路及类比电路, 该第一及第二晶片具有黏合垫,以藉由相关之晶片 对晶片黏合线于其间提供电气连接, 至少该等晶片对晶片黏合线其中之一作用为一数 位序列介面,以从该第一晶片上之一数位电路提供 指令至该第二晶片上之一数位控制电路,该数位控 制电路使用该等指令以控制该第二晶片上之电路 。 17.如申请专利范围第16项之积体电路,另包含一封 装基板,该第一及第二晶片系配置于其上。 18.如申请专利范围第17项之积体电路,其中至少该 第一及第二晶片其中之一包括黏合垫及相关之黏 合线以电气耦合至该封装基板。 19.如申请专利范围第16项之积体电路,其中该第一 及第二晶片系源自于一晶圆,该晶圆具有之一厚度 系背面研磨该晶圆而获得。 20.如申请专利范围第16项之积体电路,其中该第一 及第二晶片系以不同之积体电路制程技术所制造 。 21.如申请专利范围第16项之积体电路,其中该第一 晶圆系以CMOS制程技术所制造。 22.如申请专利范围第16项之积体电路,其中该数位 序列介面为一序列滙流排介面。 23.一种包括一封包积体电路之积体电路封装,该积 体电路具有相对于一第二晶片为堆叠组态之一第 一晶片且该第一及第二晶片各包含主要之数位电 路及类比电路, 该第一及第二晶片具有黏合垫,以藉由相关之晶片 对晶片黏合线于其间提供电气连接, 至少该等晶片对晶片黏合线其中之一作用为一数 位序列介面,以从该第一晶片上之一数位电路提供 指令至该第二晶片上之一数位控制电路,该数位控 制电路使用该等指令以控制该第二晶片上之电路 。 24.如申请专利范围第23项之积体电路封装,其中该 积体电路封装为一球栅阵列型封装。 25.如申请专利范围第23项之积体电路封装,其中该 数位序列介面为一序列滙流排介面。 26.一种积体电路,具有相对于一第二晶片为堆叠组 态之一第一晶片且该第一及第二晶片各包含主要 之数位电路及类比电路, 该第一及第二晶片具有黏合垫,以藉由相关之晶片 对晶片黏合线于其间提供电气连接, 至少该等晶片对晶片黏合线其中之一于备用模式 期间从该第一晶片提供一信号用以缩减功率至该 第二晶片上之选择电路而维持功率至该同晶片上 之其余电路。 27.如申请专利范围第26项之积体电路,另包含一封 装基板,该第一及第二晶片系配置于其上。 28.如申请专利范围第27项之积体电路,其中至少该 第一及第二晶片其中之一包括黏合垫及相关之黏 合线以电气耦合至该封装基板。 29.如申请专利范围第26项之积体电路,其中该第一 及第二晶片系源自于一晶圆,该晶圆具有之一厚度 系背面研磨该晶圆而获得。 30.如申请专利范围第26项之积体电路,其中该第一 及第二晶片系以不同之积体电路制程技术所制造 。 31.如申请专利范围第26项之积体电路,其中该第一 晶圆系以CMOS制程技术所制造。 32.一种包括一封包积体电路之积体电路封装,该积 体电路具有相对于一第二晶片为堆叠组态之一第 一晶片且该第一及第二晶片各包含主要之数位电 路及类比电路, 该第一及第二晶片具有黏合垫,以藉由相关之晶片 对晶片黏合线于其间提供电气连接, 至少该等晶片对晶片黏合线其中之一于备用模式 期间从该第一晶片提供一信号用以缩减功率至该 第二晶片上之选择电路而维持功率至该同晶片上 之其余电路。 33.如申请专利范围第32项之积体电路封装,其中该 积体电路封装为一球栅阵列型封装。 图式简单说明: 图1系根据本发明的实施例,显示一混合式信号积 体电路的上视图; 图2系显示混合式信号积体电路的侧视图,其被封 装于一特定的积体电路封包; 图3A至3C系显示混合式信号积体电路各层间互相连 接的侧视图;以及 图4A与4B系显示该类比与数位晶片间互相连接的上 视图。