| 主权项 |
1.一种记忆体缓冲器,包含:一个再驱动电路,具有数条位元线路;一记忆体介面;以及耦合于该等数条位元线路与该记忆体介面间之一失效接管电路。2.如申请专利范围第1项所述之记忆体缓冲器,其中该失效接管电路与该再驱动电路分离。3.如申请专利范围第1项所述之记忆体缓冲器,进一步包含耦合于该等数条位元线路与该失效接管电路间之一解除偏斜电路。4.如申请专利范围第1项所述之记忆体缓冲器,进一步包含耦合于该失效接管电路与该记忆体介面间之一解除偏斜电路。5.如申请专利范围第1项所述之记忆体缓冲器,其中该失效接管电路包含一交叉条交换器。6.如申请专利范围第1项所述之记忆体缓冲器,其中该失效接管电路包含一多工器。7.如申请专利范围第1项所述之记忆体缓冲器,其中该记忆体缓冲器能侦测一故障的位元线路。8.如申请专利范围第1项所述之记忆体缓冲器,其中该记忆体缓冲器能在回应于一命令下照映出一故障的位元线路。9.一种记忆体模组,包含:一个再驱动电路,具有数条位元线路;一记忆体装置;以及耦合于该等数条位元线路与该记忆体介面间之一失效接管电路。10.如申请专利范围第9项所述之记忆体模组,其中该记忆体模组能侦测一故障的位元线路。11.如申请专利范围第9项所述之记忆体模组,其中该记忆体模组能在回应于一命令下照映出一故障的位元线路。12.一种记忆体控制器,包含:一单方向性的连结介面,具有数条位元线路;以及耦合于该等数条位元线路之一失效接管电路。13.如申请专利范围第12项所述之记忆体控制器,其中该记忆体控制器能侦测一故障的位元线路。14.如申请专利范围第12项所述之记忆体控制器,其中该记忆体控制器能发出一命令,其引导一代理器照映出该等数条位元线路之故障的一条位元线路。15.一种记忆体系统,包含:一第一代理器;一第二代理器;以及一单方向性的连结介面,其具有数条被耦合于该等第一与第二代理器间之位元线路;其中该第一代理器能在该等数条位元线路上再引导一个以上的信号。16.如申请专利范围第15项所述之记忆体系统,其中该第二代理器能在该等数条位元线路上再引导一个以上的信号。17.如申请专利范围第15项所述之记忆体系统,其中该第一代理器包含一失效接管电路。18.如申请专利范围第15项所述之记忆体系统,其中该第一代理器能侦测一故障的位元线路。19.如申请专利范围第15项所述之记忆体系统,其中该第一代理器能在回应于一命令下照映出一故障的位元线路。20.一种用于操作记忆体代理器之方法,包含下列步骤:在数条位元线路上再引导信号;在该等数条位元线路与一记忆体介面间耦合信号;以及在该等数条位元线路与该记忆体介面间再引导一个以上的信号。21.如申请专利范围第20项所述之方法,进一步包含侦测一故障的位元线路。22.如申请专利范围第20项所述之方法,其中再引导一个以上的信号之步骤包含在回应于一命令下照映出一故障的位元线路。23.一种用于与记忆体控制器通讯之方法,包含下列步骤:在具有数条位元线路之一第一单方向性的连结上传输来自一记忆体控制器之信号;在具有数条位元线路之一第二单方向性的连结上于该记忆体控制器接收信号;以及在该等单方向性的连结之一的数条位元线路上再引导一个以上的信号。24.如申请专利范围第23项所述之方法,进一步包含在该等单方向性的连结二者之数条位元线路上再引导一个以上的信号。25.如申请专利范围第23项所述之方法,进一步包含侦测一故障的位元线路。26.如申请专利范围第23项所述之方法,进一步包含发出一命令,其引导一代理器照映出一故障的位元线路。27一种用于在记忆体代理器间通讯之方法,包含下列步骤:在具有数条位元线路之一单方向性的连结之由一第一记忆体代理器传输信号至一第二记忆体代理器;以及在该等数条位元线路上再引导一个以上的信号。28.如申请专利范围第27项所述之方法,进一步包含侦测一故障的位元线路。29.如申请专利范围第27项所述之方法,其中再引导一个以上的信号之步骤包含在回应于一命令下照映出一故障的位元线路。30.如申请专利范围第27项所述之方法,其中再引导一个以上的信号之步骤包含照映出一故障的位元线路。31.如申请专利范围第30项所述之方法,其中照映出一故障的位元线路之步骤包含在该第一记忆体代理器与该第二记忆体代理器二者为该故障的位元线路有意地再引导一信号。图式简单说明:第1图显示习知技艺之RamLink记忆体系统。第2图显示习知技艺之RamLink介面电路。第3图显示依据此专利之发明性原理的记忆体介面系统之一实施例。第4图显示依据此专利之发明性原理的记忆体模组之一实施例。第5图显示依据此专利之发明性原理的记忆体模组之另一实施例与记忆体缓冲器之一实施例。第6图显示依据此专利之发明性原理的记忆体系统、记忆体模组与记忆体缓冲器之额外实施例。第7图显示依据此专利之发明性原理的记忆体缓冲器之另一实施例。第8图显示依据此专利之发明性原理的再驱动电路之一实施例。第9图显示依据此专利之发明性原理的I/O胞元之一实施例。第10图显示依据此专利之发明性原理的I/O胞元之另一实施例。第11图显示依据此专利之发明性原理的I/O胞元之另一实施例。第12图显示依据此专利之发明性原理的I/O胞元之另一实施例。第13图显示依据此专利之发明性原理的失效接管电路之一实施例。第14图显示依据此专利之发明性原理的在一正常模式操作之一个以上的另一实施例。第15图显示依据此专利之发明性原理的在一失效接管模式操作之一个以上的另一实施例。第16图显示依据此专利之发明性原理的具有位元通道失效接管能力之记忆体缓冲器的一实施例。第17图显示依据此专利之发明性原理的具有位元通道失效接管能力之记忆体控制器的一实施例。第18图显示依据此专利之发明性原理的用于施作排列状态型态之方法的实施例。第19图显示依据此专利之发明性原理的排列型态产生器之一实施例。第20至23图显示依据此专利之发明性原理的状态型态之实施例。第24图显示依据此专利之发明性原理的记忆体代理人之一实施例。第25图显示依据此专利之发明性原理的询讯作业之实施例。 |
