| 主权项 |
1.一种快闪记忆胞的制造方法,包括:提供一第一导电型基底,且该第一导电型基底中已形成有一第二导电型井区以及多个元件隔离结构,而该些元件隔离结构系位于该第二导电型井区中,并在该第一导电型基底上定义出一主动区;于该主动区内之该第二导电型井区上形成一第一导电型掺杂区;于该第一导电型基底上形成一图案化膜层,且该图案化膜层具有多数个开口,而该些开口系暴露出部分之该主动区内的该第一导电型掺杂区;以该图案化膜层为罩幕,于该第一导电型基底中形成一第二导电型掺杂区,且该第二导电型掺杂区截断该第一导电型掺杂区;于该些开口所暴露出的该第二导电型掺杂区上形成一穿隧介电层;于该些开口中形成多数个浮置闸极;移除部分之该图案化膜层,以使该图案化膜层之厚度小于该些浮置闸极之厚度;于该第一导电型基底上形成一闸间介电层,且该闸间介电层系覆盖住该些浮置闸极以及该图案化膜层;以及于该闸间介电层上形成多个控制闸极,且该些控制闸极系与该些浮置闸极重叠。2.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中形成该些浮置闸极的步骤包括:于该第一导电型基底上形成一第一导体层;以及进行一化学机械研磨制程,以移除该些开口外之该第一导体层。3.如申请专利范围第2项所述之快闪记忆胞的制造方法,其中该第一导体层的材质与该图案化膜层的材质之间具有蚀刻选择性。4.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中该第二导电型掺杂区与该第二导电型井区之掺杂浓度不同。5.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中形成该些控制闸极的步骤包括:于该闸间介电层上形成一第二导体层;以及图案化该第二导体层以形成与该些浮置闸极重叠的该些控制闸极。6.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中该些控制闸极系与该些浮置闸极之上方重叠,且该快闪记忆胞的制造方法更包括在该些控制闸极之侧壁形成一导体间隙壁,并覆盖住该些浮置闸极之侧壁。7.如申请专利范围第6项所述之快闪记忆胞的制造方法,其中该导体间隙壁之材质包括掺杂多晶矽。8.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中于该闸间介电层上形成该些控制闸极之步骤中,该些控制闸极系与该些浮置闸极之上方及侧壁重叠。9.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中在形成该第一导电型掺杂区之前,更包括在第一导电型基底上形成一牺牲层,以作为形成该图案化膜层之步骤中的蚀刻终止层。10.如申请专利范围第9项所述之快闪记忆胞的制造方法,其中该牺牲层之材质包括氮化矽。11.如申请专利范围第9项所述之快闪记忆胞的制造方法,其中该牺牲层之材质与该图案化膜层之材质间具有蚀刻选择性。12.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中该图案化膜层之材质包括氧化矽。13.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中在形成该图案化膜层的步骤中,更包括使该些开口暴露出该些元件隔离结构之部分。14.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中该浮置闸极以及该控制闸极之材质包括掺杂多晶矽。15.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中该闸间介电层包括氧化矽层以及氧化矽/氮化矽/氧化矽层至少其中之一。16.如申请专利范围第1项所述之快闪记忆胞的制造方法,其中该穿隧介电层之材质包括氧化矽。17.一种快闪记忆胞,包括:一第一导电型基底;多数个元件隔离结构,配置于该第一导电型基底上,以定义出多数个主动区;一第二导电型井区,配置于该第一导电型基底中;一图案化膜层,配置于该第一导电型基底上,且该图案化膜层具有多数个开口,暴露出部分之该些主动区内的该第一导电型基底;多数个浮置闸极,配置于该些开口内并延伸至部分该些元件隔离结构之上,且该些浮置闸极之厚度大于该图案化膜层之厚度;一穿隧介电层,配置该些浮置闸极与该第一导电型基底之间;多数个控制闸极,配置于该些浮置闸极上方;一闸间介电层,配置于该些浮置闸极与该些控制闸极之间;以及一第一导电型掺杂区,配置于该控制闸极两侧之该些主动区内之该第一导电型基底中。18.如申请专利范围第17项所述之快闪记忆胞,更包括一第二导电型掺杂区,配置于未被该图案化膜层所覆盖之该第一导电型基底中,且该第二导电型掺杂区与该第二导电型井区之掺杂浓度不同。19.如申请专利范围第17项所述之快闪记忆胞,其中该些控制闸极系与该些浮置闸极之上方重叠,且该快闪记忆胞更包括一导体间隙壁,配置于该些控制闸极之侧壁上,并覆盖住该些浮置闸极之侧壁。20.如申请专利范围第19项所述之快闪记忆胞,其中该导体间隙壁之材质包括掺杂多晶矽。21.如申请专利范围第17项所述之快闪记忆胞,更包括一牺牲层,配置于该图案化膜层下方。22.如申请专利范围第21项所述之快闪记忆胞,其中该牺牲层之材质与该图案化膜层之材质以及该些元件隔离结构之材质间具有蚀刻选择性。23.如申请专利范围第17项所述之快闪记忆胞,其中该些控制闸极系与该些浮置闸极之上方及侧壁重叠。24.如申请专利范围第17项所述之快闪记忆胞,其中该些浮置闸极的材质与该图案化膜层的材质之间具有蚀刻选择性。25.如申请专利范围第17项所述之快闪记忆胞,其中该些浮置闸极的材质包括掺杂多晶矽。26.如申请专利范围第17项所述之快闪记忆胞,其中该图案化膜层的材质包括氧化矽。27.一种快闪记忆胞,包括:一第一导电型基底;一第二导电型井区,形成于该第一导电型基底中;一图案化膜层,配置于部分之该第一导电型基底上;一穿隧介电层,配置于未被该图案化膜层所覆盖之该第一导电型基底上;多数个浮置闸极,配置于该穿隧介电层上,且该些浮置闸极之厚度大于该图案化膜层之厚度;一闸间介电层,配置于该图案化膜层上,并覆盖住该些浮置闸极;多数个控制闸极,配置于该闸间介电层上,并与该些浮置闸极之上方及侧壁重叠;以及一第一导电型掺杂区,配置于该控制闸极两侧之该些主动区内之该第一导电型基底中。28.如申请专利范围第27项所述之快闪记忆胞,更包括一第二导电型掺杂区,配置于未被该图案化膜层所覆盖之该第一导电型基底中,且该第二导电型掺杂区与该第二导电型井区之掺杂浓度不同。29.如申请专利范围第27项所述之快闪记忆胞,其中该些浮置闸极的材质与该图案化膜层的材质之间具有蚀刻选择性。30.如申请专利范围第27项所述之快闪记忆胞,其中该些浮置闸极的材质包括掺杂多晶矽。31.如申请专利范围第27项所述之快闪记忆胞,其中该图案化膜层的材质包括氧化矽。图式简单说明:图1绘示为习知一种快闪记忆体之记忆胞的布局示意图。图2A至图2C绘示为图1所绘示之记忆胞沿I-I'线的制造流程剖面图。图3A绘示为图1之记忆胞在图2A之步骤中沿II-II'线的剖面示意图。图3B绘示为图1之记忆胞在图2B及图2C之步骤中沿II-II'线的剖面示意图。图4绘示为本发明之一种快闪记忆体之记忆胞的布局示意图。图5A至图5D绘示为图4所绘示之记忆胞沿I-I'线的制造流程剖面图。图6A至图6D则分别对应至图5A至图5D而绘示为图4之记忆胞沿II-II'线的制造流程剖面图。图7A至图7B绘示为图4所绘示之快闪记忆胞的浮置闸极沿II-II'线的制造流程剖面图。图8及图9分别绘示为图4所绘示之快闪记忆胞的控制闸极沿I-I'线及II-II'线的制造流程剖面图。图10绘示为本发明之另一种快闪记忆胞的剖面示意图。图11A至图11C绘示为本发明之另一种快闪记忆胞沿I-I'线的制造流程剖面图。图12A至图12C则分别对应图11A至图11C而绘示为本发明之另一种快闪记忆胞沿II-II'线的制造流程剖面图。 |
