| 主权项 |
1.一种超长指令字元(very long instruction word,VLIW)架构,其包含有:一超长指令输入埠,用来依序地输入复数个超长指令字元,其中每一超长指令字元皆包含有复数个指令;一解译器,用来解译该等超长指令字元所包含的复数个指令;至少一暂存器,用来储存资料;复数个资料滙流排(data bus),用来传递资料;复数个计算逻辑单元(Arithmetic Logic Units,ALUs),用来执行该等超长指令字元所包含的该等指令;以及复数个多工器,每一多工器之输出埠皆连接于一对应的该计算逻辑单元之输入埠,且每一多工器之输入埠藉由该等资料滙流排连接于该暂存器及该等计算逻辑单元之输出埠;其中每一多工器会从该暂存器之输出资料及该等计算逻辑单元之输出资料中,选择出两输出资料,再将所选择的两输出资料传送到所对应的该计算逻辑单元,以使该对应的计算逻辑单元执行该等指令之一,以对所选择的该两输出资料进行运算。2.如申请专利范围第1项之超长指令字元架构,其中每一多工器皆连接于该解译器,且每一多工器会依据该解译器所解译出之指定,从该暂存器之输出资料及该等计算逻辑单元之输出埠的输出资料中,选择出该两输出资料。3.如申请专利范围第1项之超长指令字元架构,其中每一多工器会周期性地从该暂存器之输出资料及该等计算逻辑单元之输出埠的输出资料中,选择出两输出资料,再将所选择的两输出资料传送到所对应的该计算逻辑单元,以使该对应的计算逻辑单元周期性地执行该等指令,以对其所对应的该多工器所选择出的输出资料进行运算。4.如申请专利范围第1项之超长指令字元架构,其中每一指令皆包含有一时序标签,而该解译器会依据该等指令之时序标签,来决定该等计算逻辑单元执行该等指令之次序。5.如申请专利范围第1项之超长指令字元架构,其另包含有一超长指令暂存器,连接于该超长指令输入埠与该解译器之间,用来储存由该超长指令输入埠所输入之该等超长指令字元。6.如申请专利范围第1项之超长指令字元架构,其中每一多工器之输出埠皆连接于该暂存器,其会依据该等指令之一,从该等计算逻辑单元之输出资料中,选择出一输出资料,再将所选择的输出资料传送到该暂存器储存。7.一种超长指令字元(very long instruction word,VLIW)架构,其包含有:一超长指令输入埠,用来依序地输入复数个超长指令字元,其中每一超长指令字元皆包含有复数个指令;一解译器,用来解译该等超长指令字元所包含的复数个指令;一暂存器档案,其包含有复数个暂存器,用来储存资料;复数个资料滙流排(data bus),用来传递资料;复数个计算逻辑单元(Arithmetic Logic Units,ALUs),用来执行该等超长指令字元所包含的该等指令;以及复数个多工器,每一多工器之输出埠皆连接于一对应的该计算逻辑单元之输入埠,且每一多工器之输入埠藉由该等资料滙流排连接于该等暂存器及该等计算逻辑单元之输出埠;其中每一多工器会从该等暂存器之输出资料及该等计算逻辑单元之输出资料中,选择出两输出资料,再将所选择的两输出资料传送到所对应的该计算逻辑单元,以使该对应的计算逻辑单元执行该等指令之一,以对所选择的该两输出资料进行运算。8.如申请专利范围第7项之超长指令字元架构,其中每一多工器皆连接于该解译器,且每一多工器会依据该解译器所解译出之指定,从该等暂存3之输出资料及该等计算逻辑单元之输出埠的输出资料中,选择出该两输出资料。9.如申请专利范围第7项之超长指令字元架构,其中每一多工器会周期性地从该等暂存器之输出资料及该等计算逻辑单元之输出埠的输出资料中,选择出两输出资料,再将所选择的两输出资料传送到所对应的该计算逻辑单元,以使该对应的计算逻辑单元周期性地执行该等指令,以对其所对应的该多工器所选择出的输出资料进行运算。10.如申请专利范围第7项之超长指令字元架构,其中每一指令皆包含有一时序标签,而该解译器会依据该等指令之时序标签,来决定该等计算逻辑单元执行该等指令之次序。11.如申请专利范围第7项之超长指令字元架构,其另包含有一超长指令暂存器,连接于该超长指令输入埠与该解译器之间,用来储存由该超长指令输入埠所输入之该等超长指令字元。12.如申请专利范围第7项之超长指令字元架构,其中每一多工器之输出埠皆连接于该等暂存器,其会依据该等指令之一,从该等计算逻辑单元之输出资料中,选择出一输出资料,再将所选择的输出资料传送到该暂存器之一储存。图式简单说明:图一为习知超长指令字元架构之示意图。图二为习知一超长指令字元之示意图。图三为图二超长指令字元之一指令之资料结构图。图四为图一习知超长指令一字元架构执行超长指令字元之时序图。图五为本发明超长指令字元架构之示意图。图六为图五超长指令字元架构所使用之超长指令字元之示意图。图七为图六超长指令字元之一指令之资料结构图。图八为图五超长指令字元架构之电路图。图九为两笔图六超长指令字元之示意图。图十为图五超长指令字元架构执行图九两超长指令字元时之时序图。 |
