| 主权项 |
1.一种快阀记忆体结构,至少包含: 一半导体基材,且该半导体基材具有至少一第一上 表面以及一第二上表面,其中该第一上表面系高于 该第二上表面; 一源极区,位于该半导体基材之该第二上表面中; 一汲极区,位于该半导体基材之该第一上表面中, 且连接于该源极区以及该汲极区之间的该半导体 基材,系为一垂直式通道区; 一第一绝缘介电层,系共形于该垂直式通道区,而 将该垂直式通道区完整包覆; 一悬浮闸,系包覆该第一绝缘介电层; 一第二绝缘介电层,覆盖于该悬浮闸之上;以及 一控制闸,覆盖于该第二绝缘介电层之上。 2.如申请专利范围第1项所述之快闪记忆体结构,其 中该悬浮闸系为一多晶矽层或为一氮化矽层。 3.如申请专利范围第1项所述之快闪记忆体结构,其 中该源极区与该汲极区之间的该垂直式通道区系 具有一L型立体结构。 4.如申请专利范围第1项所述之快闪记忆体结构,其 中该第一绝缘介电层系为一穿隧氧化层。 5.如申请专利范围第1项所述之快闪记忆体结构,其 中该悬浮闸系包围该垂直式通道区的三侧面。 6.如申请专利范围第5项所述之快闪记忆体结构,其 中该悬浮闸系覆盖该垂直式通道区的一顶面。 7.如申请专利范围第1项所述之快闪记忆体结构,其 中该控制闸系为一多晶矽层。 8.一种快闪记忆体结构之制造方法,至少包含: 图案化一半导体基材,以移除部分该半导体基材至 一深度,而形成至少一岛状区块于该半导体基材中 ,且该岛状区块与另一岛状区块之间,系为一沟渠 凹槽,其中该岛状区块之上表面系作为该半导体基 材之一第一上表面,而该沟渠凹槽之表面则成为该 半导体基材之一第二上表面; 形成一第一绝缘介电层共形于该半导体基材上,使 同时包覆该岛状区块以及该沟渠凹槽; 形成一电荷储存层图形于该第一绝缘介电层之上, 且该电荷储存层图形系填满于该沟渠凹槽中; 形成一第二绝缘介电层于该电荷储存层图形之上, 使覆盖该电荷储存层图形; 形成一导体层于该第二绝缘介电层之上,使覆盖该 第二绝缘介电层; 图案化该导体层、该第二绝缘介电层以及该电荷 储存层图形,以形成一闸极堆叠单元,使于该闸极 堆叠单元之两侧,分别暴露出部分该沟渠凹槽中的 该第一绝缘介电层,以及部分该岛状区块上的该第 一绝缘介电层,其中,该闸极堆叠一单元系至少跨 越部分该岛状区块之三侧面,而同时位于部分该沟 渠凹槽中,以及部分该岛状区块之上;以及 离子植入部分该半导体基材之该第一上表面以及 该第二上表面,以分别形成一汲极区以及一源极区 。 9.如申请专利范围第8项所述之方法,其中该第一绝 缘介电层系为一穿隧氧化层。 10.如申请专利范围第8项所述之方法,其中该导体 层系为一多晶矽层。 11.如申请专利范围第8项所述之方法,其中该电荷 储存层图形系为一多晶矽层或为一氮化矽层。 12.如申请专利范围第8项所述之方法,其中该电荷 储存层图形系用以作为一悬浮闸,且该导体层系用 以作为一控制闸。 13.如申请专利范围第8项所述之方法,于该导体层 形成之后,以及图案化该导体层、该第二绝缘介电 层以及该电荷储存层图形之前,一更包含形成一氮 化物覆盖层于该导体层之上。 14.如申请专利范围第8项所述之方法,于该离子植 入步骤之前,更包含形成一间隙侧壁于该闸极堆叠 单元之一侧。 15.如申请专利范围第8项所述之方法,其中该源极 区以及该汲极区之间的该半导体基材系为一垂直 式通道区。 16.如申请专利范围第15项所述之方法,其中该垂直 式通道区系具有一L型立体结构。 17.如申请专利范围第15项所述之方法,其中该导体 层、该第二绝缘介电层以及该电荷储存层图形所 构成之该闸极堆叠单元系完整包覆该垂直式通道 区。 18.一种具垂直式通道区之快闪记忆体结构,至少包 含: 一半导体基材,且该半导体基材具有至少一第一上 表面以及至少一第二上表面,其中该第一上表面系 为该半导体基材中一岛状区块之上表面,而该第二 上表面系为该半导体基材中一沟渠之表面,且该第 二上表面低于该第一上表面; 一源极区,位于该半导体基材之该第二上表面中; 一汲极区,位于该半导体基材之该第一上表面中, 且连接于该源极区以及该汲极区之间的该半导体 基材,系为一垂直式通道区,其中该垂直式通道区 则至少包含该岛状区块之侧壁区; 一第一绝缘介电层,系共形于该垂直式通道区,而 将该垂直式通道区完整包覆; 一悬浮闸,系包覆该第一绝缘介电层,而足以环绕 该垂直式通道区的三侧面; 一第二绝缘介电层,覆盖于该悬浮闸之上;以及 一控制闸,覆盖于该第二绝缘介电层之上。 19.如申请专利范围第18项所述之快闪记忆体结构, 其中该源极区与该汲极区之间的该垂直式通道区 系具有一L型立体结构。 20.如申请专利范围第18项所述之快闪记忆体结构, 更包含: 一氮化物覆盖层,位于该控制闸之上;以及 二间隙侧壁,分别置于由该悬浮闸、该第二绝缘介 电层以及该控制闸所构成之一闸极堆叠单元的两 侧。 图式简单说明: 第1A~1D图系为依照本发明较佳实施例之一种快闪 记忆体结构之制作方法的流程剖面示意图;以及 第2图系为依照本发明较佳实施例之一种快问记忆 体立体结构之剖面示意图。 |
