实现高速时分交换的电路模块

摘要

一种实现高速时分交换的电路模块，由奇偶两块数据存储器和一块控制存储器、选择器及时序电路构成。同步后的16位并行数据按时序电路产生的顺序地址写入奇偶两块数据存储器，控制存储器写入按处理机送来的地址写入数据，控制存储器按时序电路产生的顺序地址读出数据。控制存储器输出的数据作为数据存储器的读出地址，从而达到时隙交换的目的。两块数据存储器分别输出16位数据，通过选择器得到交换后的16位并行数据。从而解决高速大容量SDH交叉中面临单个时钟周期实现双时隙交换的实际问题，通过该电路结构可降低电路功耗，工作可靠性高，有利于提高集成电路的投片生产成品率。

主权项

1、一种实现高速时分交换的电路模块，包括奇偶两块数据存储器(DM)、控制存储器(CM)、时序电路(CM-RA、DM-WA)和选择器(SEL)，其特征在于：在高速时分交换中，同步后的16位并行数据连接奇偶两块数据存储器(DM)的输入端，时序电路(DM-WA)产生的顺序写地址信号(TS_DM_WA)连接数据存储器(DM)的写入地址端口(W)，控制存储器(CM)数据输入端和写入地址端(W)与处理机(MPU)连接，时序电路(CM-RA)产生的顺序读地址信号(TS_CM_RA)连接控制存储器(CM)的读出地址端口(R)，控制存储器(CM)的输出端连接奇偶两块数据存储器(DM)的读出地址端(R)和选择器(SEL)的选择端，两块数据存储器(DM)的16位数据输出端连接选择器(SEL)输入端，选择器(SEL)输出端输出16位并行数据。