高速缓冲存储器的高速缓存命中逻辑

摘要

本发明公开了一种用于确定处理器所要求的数据是否保存在高速缓冲存储器中的高速缓存命中逻辑。高速缓存命中逻辑包括空单元串，其操作与用于读出保存在标记存储单元阵列中标记地址的读出放大器和用于确定所读出的标记地址是否与输入的标记地址一致的比较逻辑相同，还包括空读出放大器以及空比较逻辑。高速缓存命中逻辑提高了命中信号的可靠性，并且操作速度不受限制。

主权项

1.一种高速缓冲存储器，包括：以行和列排列来保存标记地址的标记存储器单元阵列；用于选择行的行解码器；用于选择列的列解码器；读出放大器，用于响应于使能信号的激活，读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址，以及比较电路，在使能信号激活之后，当读出放大器读出标记地址要求的时间已过了时，用于比较所读出的标记地址和输入的标记地址，以输出与比较结果相对应的命中信号。