发明名称 |
非易失半导体存储器件及其制造方法 |
摘要 |
本发明促进了非易失半导体存储器件的缩小及其容量的增加。闪速存储器的每个存储单元由场效应晶体管组成,该场效应晶体管具有在p型阱上形成的第一栅绝缘膜、在第一绝缘膜上形成的并且具有被二氧化硅膜(第一绝缘膜)覆盖的侧表面和顶表面的选择栅、以侧壁形式在选择栅的两个侧面上形成的并且通过二氧化硅膜与选择栅电隔离的浮动栅、以覆盖二氧化硅膜和每个浮动栅的表面形成的第二栅绝缘膜、以及在第二栅绝缘膜上形成的控制栅。 |
申请公布号 |
CN1707796A |
申请公布日期 |
2005.12.14 |
申请号 |
CN200510071903.X |
申请日期 |
2005.05.23 |
申请人 |
株式会社瑞萨科技 |
发明人 |
原口惠一;加藤正高;金光贤司 |
分类号 |
H01L27/10;H01L27/115;H01L21/8247;G11C16/04;H01L29/78 |
主分类号 |
H01L27/10 |
代理机构 |
北京市金杜律师事务所 |
代理人 |
王茂华 |
主权项 |
1.一种非易失半导体存储器件,包括每个包括场效应晶体管的多个存储单元,包括:在第一导电类型的半导体衬底的主表面上方形成的第一栅绝缘膜;在该第一栅绝缘膜上方形成的选择栅,该选择栅具有被第一绝缘膜覆盖的侧表面和顶表面;以侧壁的形式在该选择栅的两个侧面上方形成,并且通过该第一绝缘膜与该选择栅电隔离的浮动栅中的一个;以覆盖该浮动栅的该表面形成的第二栅绝缘膜;以及在该第二栅绝缘膜上方形成的控制栅通过该第二栅绝缘膜与该浮动栅电隔离,并且通过该第二栅绝缘膜和该第一绝缘膜与该选择栅电隔离,该存储单元沿该半导体衬底主表面的第一方向和垂直于该第一方向的第二方向以矩阵形式排列,其中沿该第一方向在每行中排列的存储单元的控制栅彼此连接,以构成字线,以及其中沿该第二方向在每列中排列的存储单元的选择栅彼此连接。 |
地址 |
日本东京都 |