| 主权项 |
1.一种积体电路的制造方法,该方法包括:(a)形成复数个第一导电闸极,用于复数个非挥发性记忆胞,该些第一导电闸极会彼此分隔开且不会电性内连接在一起;(b)形成复数个导电浮置闸,用于该些记忆胞;(c)形成复数个导电闸极线,每一作为该些记忆胞之一行中的第二导电闸极,其中该些相邻行的相邻导线会彼此分隔开;以及(d)形成至少一导线,电性连接到二或多个该些第一导电闸极。2.如申请专利范围第1项所述之方法,其中该些第一导电闸极系在该些浮置闸与该些第二导电闸极之前形成。3.如申请专利范围第2项所述之方法,其中该导线系在该些第一导电闸极、该些浮置闸与该些第二导电闸极之后形成。4.如申请专利范围第1项所述之方法,其中该导线系在该些第一导电闸极、该些浮置闸与该些第二导电闸极之后形成。5.如申请专利范围第1项所述之方法,进一步包括在形成该些第一导电闸极以及至少该些浮置闸与该些第二导电闸极其中之一以后,形成一介电质以将至少该些浮置闸与该些第二导电闸极其中之一与该导线隔离开,其中该介电质至少为2000埃厚。6.如申请专利范围第5项所述之方法,其中该介电质至少为3000埃厚。7.如申请专利范围第1项所述之方法,其中该第一导电闸极包括一半导体材料,且该导线为一金属线。8.如申请专利范围第1项所述之方法,其中每一导线会内连接用于该些记忆胞之至少一列的该些第一导电闸极。9.如申请专利范围第1项所述之方法,其中该导电闸极线会垂直该导线。10.如申请专利范围第1项所述之方法,进一步包括形成复数个基底隔离区域于一半导体基底之主动区之间的该半导体基底中,每一基底隔离区为一介电质区且突出于该半导体基底;其中该步骤(a)包括形成复数个第一闸极结构突出于该半导体基底之上,每一第一闸极结构覆盖至少一主动区,其中每一第一闸极结构包括该些第一导电闸极之一;其中该步骤(b)包括:(b1)形成一共形层(“FG层")在该些第一闸极结构与该些基底隔离区上,其中每一浮置闸包括该FG层之一部分,其中在该基底上的该些相邻基底隔离区之间的一最大距离不会大于该FG层厚度的一半,而该FG层厚度的一半小于该些相邻第一闸极结构之间的一距离;以及(b2)等向性蚀刻该FG层以暴露出该些基底隔离区,并自每一第一闸极结构之至少一部分上移除该FG层。11.如申请专利范围第1项所述之方法,进一步包括形成复数个基底隔离区域于一半导体基底的主动区之间的该半导体基底中,每一基底隔离区为一介电质区且突出于该半导体基底;其中该步骤(a)包括形成复数个第一闸极结构突出于该半导体基底之上,每一第一闸极结构覆盖至少一主动区,其中每一第一闸极结构包括该些第一导电闸极之一;其中该步骤(b)包括:(b1)形成一共形层("FG层")在该些第一闸极结构与该些基底隔离区上,其中每一浮置闸包括该FG层之一部分,其中该FG层包括在每二相邻基底隔离区之间的一平坦区域以及该FG层包括于每一第一闸极结构之上的一突出部分;以及(b2)等向性蚀刻该FG层以暴露出该些基底隔离区,并自每一第一闸极结构之至少一部分上移除该FG层。12.一种积体电路,包括:复数个第一导电闸极结构,每一第一导电闸极结构包括一非挥发性记忆胞之一第一导电闸极,该些第一导电闸极结构彼此互相分隔开,该些第一导电闸极包括一半导体材料;复数个导电浮置闸,用于复数个记忆胞上;复数个导电闸极线,每一提供该些记忆胞之一行的复数个第二导电闸极,其中用于该些相邻行的该些相邻导电闸极线会彼此分隔开;以及至少一金属线,实际接触二或多个第一导电闸极结构,以电性内连接该些对应的二或多个第一导电闸极。13.如申请专利范围第12项所述之积体电路,进一步包括一介电质形成在该些浮置闸与该些第二导电闸极之上及在该金属线之下。14.如申请专利范围第13项所述之积体电路,其中该介电质至少为2000埃厚。15.如申请专利范围第13项所述之积体电路,其中该介电质至少为3000埃厚。16.如申请专利范围第12项所述之积体电路,其中每一导线会电性内连接用于该些记忆胞之至少一列的该些第一导电闸极。17.如申请专利范围第12项所述之积体电路,包括一半导体基底,其中每一记忆胞包括一通道区于一浮置闸之下以及一通道区于一第一导电闸极之下。18.如申请专利范围第17项所述之积体电路,其中每一记忆胞包括二浮置闸以及二通道区于该二浮置闸之下。19.如申请专利范围第12项所述之积体电路,其中该些导电闸极线会垂直该金属线。20.一种积体电路,包括:复数个第一导电闸极结构,每一第一导电闸极结构包括一非挥发性记忆胞之一第一导电闸极,该些第一导电闸极结构彼此互相分隔开;复数个导电浮置闸,用于复数个记忆胞上;复数个导电闸极线,每一提供该些记忆胞之一行的复数的第二导电闸极,其中用于该些相邻行的该些相邻导电闸极线会彼此分隔开;一介电质,形成于该些浮置闸与该些第二导电闸极之上;以及至少一金属线,形成于该介电质之上,并实际接触二或多个第一导电闸极结构;其中该介电质至少2000埃厚。21.如申请专利范围第20项所述之积体电路,其中该介电质至少为3000埃厚。22.如申请专利范围第20项所述之积体电路,包括一半导体基底,其中每一记忆胞包括一通道区于一浮置闸之下以及一通道区于一第一导电闸极之下。23.如申请专利范围第22项所述之积体电路,其中每一记忆胞包括二浮置闸以及二通道区于该二浮置闸之下。24.如申请专利范围第22项所述之积体电路,其中该些导电闸极线会垂直于接触该些第一导电闸极结构之该金属线。25.一种包括非挥发性记忆胞的积体电路之制造方法,其中每一记忆胞具有一导电浮置闸与彼此互相隔离的一第一导电闸极,该方法包括:(a)在一半导体基底的主动区之间的该半导体基底中形成复数个基底隔离区,每一基底隔离区为一介电质区且突出于该半导体基底之上;(b)形成复数个第一闸极结构突出于该半导体基底上,每一第一闸极结构位于至少一主动区之上,其中每一第一闸极结构包括至少一第一导电闸极;(c)形成一共形层(“FG层")于该些第一闸极结构与该些基底隔离区之上,其中每一浮置闸包括该FG层之一部分,其中在该基底上的该些相邻基底隔离区之间的一最大距离不会超过该FG层的一厚度之一半,且该FG层之厚度的一半比该些相邻第一闸极结构之间的一距离小;(d)等向性蚀刻该FG层以暴露出该些基底隔离区,以及自每一第一闸极结构的至少一部分上移除该FG层;以及(e)形成复数个导电闸极线,每一提供该些记忆胞之一行的复数个第二导电闸极,该些第二导电闸极会与该些浮置闸分隔开,其中用于该些相邻行的该些相邻导线会彼此分隔开。26.如申请专利范围第25项所述之方法,其中步骤(d)会参考侦测到该些基底隔离区被暴露出来的一时间而终止。27.如申请专利范围第25项所述之方法,其中每一基底隔离区会跨过该些记忆胞之一阵列。28.如申请专利范围第25项所述之方法,其中该些第一闸极结构包括一介电质于该些第一导电闸极之侧壁上,以将该些第一导电闸极与该些浮置闸隔离开。29.一种包括非挥发性记忆胞的积体电路之制造方法,其中每一记忆胞具有一导电浮置闸与彼此互相隔离的一第一导电闸极,该方法包括:(a)在一半导体基底的主动区之间的该半导体基底中形成复数个基底隔离区,每一基底隔离区为一介电质区且突出于该半导体基底之上;(b)形成复数个第一闸极结构突出于该半导体基底上,每一第一闸极结构位于至少一主动区之上,其中每一第一闸极结构包括至少一第一导电闸极;(c)形成一共形层(“FG层")于该些第一闸极结构与该些基底隔离区之上,其中每一浮置闸包括该FG层之一部分,其中该FG层包括一平坦区域,该平坦区域位于每二相邻基底隔离区之间,且该FG层包括一突出部分,该突出部份位于每一第一闸极结构之上;(d)等向性蚀刻该FG层以暴露出该些基底隔离区,以及自每一第一闸极结构的至少一部分上移除该FG层;以及(e)形成复数个导电闸极线,每一提供该些记忆体之一行的复数个第二导电闸极,该些第二导电闸极会与该些浮置闸分隔开,其中用于该些相邻行的该些相邻导线会彼此分隔开。30.如申请专利范围第29项所述之方法,其中步骤(d)会参考侦测到该些基底隔离区被暴露出来的一时间而终止。31.如申请专利范围第29项所述之方法,其中每一基底隔离区会跨过该些记忆胞之一阵列。32.如申请专利范围第29项所述之方法,其中该些第一闸极结构包括一介电质于该些第一导电闸极之侧壁上,以将该些第一导电闸极与该些浮置闸隔离开。图式简单说明:第1图为一种习知的记忆体阵列的透视图。第2图为第1图的阵列的电路图。第3A图为根据本发明一实施例的一种记忆胞阵列的透视图。第3B、3C、3D、3E图为第3A图的阵列之垂直剖面图。第3F图为第3A图的阵列之上视图。第3G图为第3A图的阵列的电路图。第4-7、8A、8B、9-12、13A、13B、14A、14B、15A图为根据本发明一实施例的制作过程中的记忆体结构之垂直剖面图。第15B图为根据本发明一实施例的制作过程中的记忆体结构之上视图。第15C、16A、16B、16C图为根据本发明一实施例的制作过程中的记忆体结构之垂直剖面图。第17A图为根据本发明一实施例的制作过程中的记忆体结构之上视图。第17B、17C、18A、18B、18C、19、20A、20B、21、22A、22B、22C、23A、23B、23C、24A、24B、24C、25A、25B、26A、26B、27A、27B、28A、28B、29、30、31图为根据本发明一实施例的制作过程中的记忆体结构之垂直剖面图。 |
