| 主权项 |
1.一种分离式闸极快闪记忆体的制造方法,包括下列步骤:(a)提供一基底,其中该基底上依序形成有一闸极介电层、一控制闸极、一掺杂氧化层及一保护层;(b)从一侧面方向移除部份该掺杂氧化层以形成一缺口;(c)形成一中间介电层于该控制闸极之外侧侧壁及该基底上;及(d)形成一浮置闸极于该第一间隙壁及该控制闸极之外侧侧壁,该浮置闸极填入该缺口以形成一锐角状结构。2.如申请专利范围第1项所述之分离式闸极快闪记忆体的制造方法,其中该保护层为一第一间隙壁,且该第一间隙壁系由氮化矽所组成。3.如申请专利范围第1项所述之分离式闸极快闪记忆体的制造方法,其中(b)步骤之移除部份掺杂氧化层系以该控制闸极及该第一间隙壁为罩幕,利用HF、CF4或CHF3对该掺杂氧化层进行蚀刻。4.如申请专利范围第1项所述之分离式闸极快闪记忆体的制造方法,其中该中间介电层系以一热氧化法所形成。5.如申请专利范围第1项所述之分离式闸极快闪记忆体的制造方法,其中(b)步骤包括形成一填充绝缘层于该控制闸极、该掺杂氧化层及该第一间隙壁之内侧壁。6.如申请专利范围第2项所述之分离式闸极快闪记忆体的制造方法,其中(a)步骤包括形成一硬罩幕层于一导电层上、沉积并研磨一牺牲层于该半导体基底上、去除该硬罩幕层以形成一开口、形成该第一间隙壁于该开口之内侧侧壁。7.如申请专利范围第6项所述之分离式闸极快闪记忆体的制造方法,其中形成该控制闸极的方法系为以该第一间隙壁为罩幕,蚀刻该导电层。8.如申请专利范围第1项所述之分离式闸极快闪记忆体的制造方法,其中(d)步骤之形成浮置闸极的方法系为沉积并回蚀刻一第二导电层。9.一种分离式闸极快闪记忆体的制造方法,包括下列步骤:(a)提供一半导体基底,其中该半导体基底上依序形成有一闸极介电层、一导电层、一掺杂氧化层及一硬罩幕层;(b)从一侧面方向移除部份该掺杂氧化层;(c)氧化该导电层,以在该导电层侧边露出之表面上形成一氧化层;(d)沉积并研磨一牺牲层于该半导体基底上,其中研磨后之牺牲层大体上与该硬罩幕层等高;(e)去除该硬罩幕层以形成一开口;(f)形成一第一间隙壁于该开口之内侧侧壁;(g)以该第一间隙壁及该牺牲层为罩幕,依序对该开口内露出表面之该掺杂氧化层、及该导电层进行蚀刻;(h)形成一第二间隙壁于该开口内侧侧壁上;(i)以该第二间隙壁及该第一间隙壁作为蚀刻罩幕,依序蚀刻该牺牲层、露出表面之该掺杂氧化层及该导电层至露出该半导体基底;(j)形成一填充绝缘层于该开口内,并形成一第三间隙壁于该第一间系壁与该第一导电层之外侧侧壁;(k)移除部份之第三间隙壁;(l)以该填充绝缘层及该第一间隙壁为蚀刻罩幕,蚀刻部分露出表面之该掺杂氧化层,并且该导电层之侧边上方形成一缺口;(m)氧化暴露之该半导体基底及该导电层以形成一中间介电层;及(n)形成一第四间隙壁于该第一间隙壁及该导电层之外侧侧壁上,该第四间隙壁填满该缺口以形成一锐角状结构。10.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中在(e)步骤后更包括一离子植入步骤,以在该开口露出之该半导体基底形成一汲极区。11.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中在(j)步骤更包括进行一离子植入步骤,以在该半导体基底形成一源极区。12.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该硬罩幕层为氮化矽层。13.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该导电层为多晶矽层。14.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该牺牲层为氧化矽层。15.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该第一间隙壁为氮化矽层。16.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该第二间隙壁为氮化矽层。17.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该第三间隙壁及该填充绝缘层为氧化矽层。18.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该第三间隙壁与该第一间隙壁及该第二间隙壁之材质相异。19.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中(b)步骤及(1)步骤之移除部份掺杂氧化层系利用氢氟酸对该掺杂氧化层进行蚀刻。20.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该第四间隙壁为多晶矽层。21.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该其第四间隙壁系为该分离式闸极快闪记忆体之浮置闸极。22.如申请专利范围第9项所述之分离式闸极快闪记忆体的制造方法,其中该(g)步骤蚀刻后之该导电层系为该分离式闸极快闪记忆体之控制闸极。23.一种分离式闸极快闪记忆体,包括:一控制闸极,设置于一基板上;一浮置闸极,设置于该基板上且邻接该控制闸极之侧壁,该浮置闸极具有一锐角状结构覆盖于该控制闸极之部分顶部表面;及一中间介电层,设置于该控制闸极与该浮置闸极之间。24.如申请专利范围第23项所述之分离式闸极快闪记忆体,尚包括一掺杂氧化层位于部分该控制闸极上邻接该中间介电层,及一第一间隙壁位于该掺杂氧化层上且邻接该浮置闸极。25.如申请专利范围第23项所述之分离式闸极快闪记忆体,其中该第一间隙壁系为氮化矽所组成。26.如申请专利范围第23项所述之分离式闸极快闪记忆体,其中该控制闸极系与一汲极区耦接。27.如申请专利范围第23项所述之分离式闸极快阀记忆体,其中该浮置闸极系与一源极区耦接。图式简单说明:第1图系显示习知分离闸极式快闪记忆体之剖面示意图。第2-18图系显示本发明较佳实施例分离闸极式快闪记忆体之剖面示意图。第19图系为本发明分离式闸极快闪记忆体之上视示意图。 |
