| 主权项 |
1.一种判断一维特比(Viterbi)解码器之输出的方法,其包含以下步骤:(a)接收由该维特比解码器对一输入讯号进行解码并透过该维特比解码器之路径记忆体模组输出的数位讯号;(b)比较步骤(a)所接收之数位讯号与一预设値;以及(c)根据步骤(b)的比较结果判断一输出结果。2.如申请专利范围第1项所述之方法,其中步骤(b)系比较步骤(a)所接收之数位讯号的总和与一预设値。3.如申请专利范围第2项所述之方法,其中该预设値系为该维特比解码器之状态数的二分之一。4.如申请专利范围第3项所述之方法,其中于步骤(c)中,当步骤(b)的比较结果显示步骤(a)所接收之数位讯号的总和大于该预设値时,则该输出结果等于数位1。5.一种维特比(Viterbi)解码器之输出选择器,其包含有:一接收模组,用以接收由该维特比解码器之路径记忆体模组输出的数位讯号;一判断模组,用以比较该接收模组所接收之数位讯号与一预设値;以及一输出模组,用以根据该判断模组的比较结果输出一输出结果。6.如申请专利范围第5项所述之输出选择器,其中该判断模组系比较该接收模组所接收之数位讯号与一预设値。7.如申请专利范围第6项所述之输出选择器,其中该预设値系为该维特比解码器之状态数的二分之一。8.如申请专利范围第6项所述之输出选择器,其中当该判断模组的比较结果显示该接收模组所接收之数位讯号的总和大于该预设値时,则该输出模组判断该输出结果等于数位1。图式简单说明:第1图为习知维特比解码器之功能方块示意图。第2图为习知十状态维特比解码器之输出选择器的配置示意图。第3图为第2图中最小选择器的输出讯号表。第4图为本发明维特比解码器之输出选择器的示意图。第5图为本发明维特比解码器之输出判断流程示意图。 |
