| 主权项 |
1.一种具有胞元排列之半导体记忆体,该胞元被连 接至第一线路,该第一线路沿着第一方向行进,以 及连接至第二线路,该第二线路沿着第二方向行进 并且与第一线路相交,并且每个胞元具有一储存电 容以及一垂直选择电晶体,在记忆胞元的排列中, 一记忆胞元被连接至每一个第一线路以及第二线 路之交叉点,其特征系每一条第二线路与记忆胞元 连接在一起,该记忆胞元之储存电容被间隔地安排 在各个第二线路的两侧而相对于第二线路以一定 程度的偏移。 2.根据申请专利范围第1项所述之半导体记忆体,其 特征系任何两个记忆胞元之储存电容系彼此最紧 密地相邻,该任两个记忆胞元永远连接至两彼此相 邻的第一线路。 3.根据申请专利范围第1项所述之半导体记忆体,其 特征系任两个记忆胞元被连接至相同的第一线路 并且该记忆胞元之储存电容系沿着该第一线路彼 此相邻,该记忆胞元永远连接至两彼此相邻的第二 线路。 4.根据申请专利范围第1至第3项之任一项所述之半 导体记忆体,其特征系彼此相邻的第二线路被安排 以关于彼此间一定程度的偏移藉由如第一线路般 两倍大的距离,该第二线路系最紧密地彼此相邻。 5.根据申请专利范围第1至第3项之任一项所述之半 导体记忆体,其特征系第一线路系位元线路以及第 二线路系字元线路。 6.根据申请专利范围第5项所述之半导体记忆体,其 特征系连接至一单一字元线路之记忆胞元之储存 电容被间隔地安排在该字元线路之一侧边以及在 该字元线路之另一侧边。 7.根据申请专利范围第1至第3项之任一项所述之半 导体记忆体,其特征系第一线路系为字元线路以及 第二线路系为位元线路。 8.根据申请专利范围第1至第3项之任一项所述之半 导体记忆体,其特征系最紧密彼此相邻的储存电容 形成一对角的网格相对于第一线路之方向以及相 对于第二线路之方向。 9.根据申请专利范围第1至第3项之任一项所述之半 导体记忆体,其特征系储存电容系埋藏于一半导体 基板里的深沟式电容。 10.根据申请专利范围第1至第3项之任一项所述之 半导体记忆体,其特征系选择电晶体系为MOSFETs,其 闸极系连接至字元线路。 11.根据申请专利范围第1至第3项之任一项所述之 半导体记忆体,其特征系半导体记忆体为一动态随 机存取记忆体。 图式简单说明: 第一图:显示一半导体记忆体之平面视角图示。 第二图:显示一半导体记忆体之记忆胞元之剖面图 。 第三图:显示一传统半导体记忆体。 第四图:显示本发明之半导体记忆体之第一实施例 。 第五图:显示本发明之半导体记忆体之第二实施例 。 |
