| 主权项 |
1一种积体电路的制造方法,该方法包括: (a)形成复数个第一导电闸极,用于复数个非挥发性 记忆胞,该些第一导电闸极会彼此分隔开且不会电 性内连接在一起; (b)形成复数个导电浮置闸,用于该些记忆胞; (c)形成复数个第二导电闸极,用于该些记忆胞;以 及 (d)形成至少一导线电性连接二或多个该些第一导 电闸极。 2.如申请专利范围第1项所述之积体电路的制造方 法,其中该些第一导电闸极会在该些浮置闸与该些 第二导电闸极之前形成。 3.如申请专利范围第2项所述之积体电路的制造方 法,其中该导线会在该些第一导电闸极、该些浮置 闸与该些第二导电闸极之后形成。 4.如申请专利范围第1项所述之积体电路的制造方 法,其中该导线会在该些第一导电闸极、该些浮置 闸与该些第二导电闸极之后形成。 5.如申请专利范围第1项所述之积体电路的制造方 法,进一步包括在形成该些第一导电闸极以及至少 该些浮置闸与该些第二导电闸极其中之一以后,形 成一介电质以将至少该些浮置闸与该些第二导电 闸极其中之一与该导线隔离开,其中该介电质之厚 度至少为200埃。 6.如申请专利范围第5项所述之积体电路的制造方 法,其中该介电质之厚度至少为500埃。 7.如申请专利范围第1项所述之积体电路的制造方 法,其中该第一导电闸极包括一半导体材料,且该 导线为一金属线。 8.如申请专利范围第1项所述之积体电路的制造方 法,其中步骤(c)包括形成至少一导线,而使该些第 二导电闸极连接到至少两相邻行的该些记忆胞。 9.如申请专利范围第8项所述之积体电路的制造方 法,其中在步骤(d)中形成的每一导线会将该些第一 导电闸极内连接到该些记忆胞中至少一列上。 10.如申请专利范围第1项所述之积体电路的制造方 法,其中复数个该些第二导电闸极会透过一导线内 连接在一起,且该导线系垂直于在步骤(d)中形成的 该些导线。 11.如申请专利范围第1项所述之积体电路的制造方 法,进一步包括形成复数个基底隔离区域于一半导 体基底之主动区之间的该半导体基底中,每一基底 隔离区为一介电质区且突出于该半导体基底; 其中该步骤(a)包括形成复数个第一闸极结构突出 于该半导体基底之上,每一第一闸极结构覆盖至少 一主动区,其中每一第一闸极结构包括该些第一导 电闸极之一; 其中该步骤(b)包括: (b1)形成一共形层(“FG层")在该些第一闸极结构与 该些基底隔离区上,其中每一浮置闸包括该FG层之 一部分,其中在该基底上的该些相邻基底隔离区之 间的一最大距离不会超过该FG层厚度的一半,而该 FG层厚度的一半小于该些相邻第一闸极结构之间 的一距离;以及 (b2)等向性蚀刻该FG层以暴露出该些基底隔离区,并 自每一第一闸极结构之至少一部分上移除该FG层 。 12.如申请专利范围第1项所述之方法,进一步包括 形成复数个基底隔离区域于一半导体基底的主动 区之间的该半导体基底中,每一基底隔离区为一介 电质区且突出于该半导体基底; 其中该步骤(a)包括形成复数个第一闸极结构突出 于该半导体基底之上,每一第一闸极结构覆盖至少 一主动区,其中每一第一闸极结构包括该些第一导 电闸极之一; 其中该步骤(b)包括: (b1)形成一共形层(“FG层")在该些第一闸极结构与 该些基底隔离区上,其中每一浮置闸包括该FG层之 一部分,其中该FG层包括在每二相邻基底隔离区之 间的一平坦区域以及该FG层包括于每一第一闸极 结构之上的一突出部分;以及 (b2)等向性蚀刻该FG层以暴露出该些基底隔离区,并 自每一第一闸极结构之至少一部分上移除该FG层 。 13.一种积体电路,包括: 复数个第一导电闸极结构,每一第一导电闸极结构 包括一非挥发性记忆胞之一第一导电闸极,该些第 一导电闸极结构彼此互相分隔开,该些第一导电闸 极包括一半导体材料; 复数个导电浮置闸,用于该些记忆胞上; 复数个第二导电闸极,用于该些记忆胞上;以及 至少一金属线,实际接触二或多个第一导电闸极结 构,以电性连接该些对应的二或多个第一导电闸极 。 14.如申请专利范围第13项所述之积体电路,进一步 包括一介电质,位在该些浮置闸与该些第二导电闸 极之上并在该金属线之下。 15.如申请专利范围第14项所述之积体电路,其中该 介电质之厚度至少为200埃。 16.如申请专利范围第14项所述之积体电路,其中该 介电质之厚度至少为500埃。 17.如申请专利范围第13项所述之积体电路,包括至 少一导线,以使该些第二导电闸极连接到至少两相 邻行的该些记忆胞。 18.如申请专利范围第17项所述之积体电路,其中每 一导线系内连接至用于记忆胞中至少一列的该些 第一导电闸极。 19.如申请专利范围第13项所述之积体电路,包括一 半导体基底,其中每一记忆胞包括一通道区于一浮 置闸之下,以及一通道区于一第一导电闸极之下。 20.如申请专利范围第19项所述之积体电路,其中每 一记忆胞包括二浮置闸,以及二通道区于该二浮置 闸之下。 21.如申请专利范围第13项所述之积体电路,其中复 数个该些第二导电闸极会透过垂直于该金属线的 一导线而内连接在一起。 22.一种积体电路,包括: 复数个第一导电闸极结构,每一第一导电闸极结构 包括一非挥发性记忆胞之一第一导电闸极、该些 第一导电闸极结构会彼此分隔; 复数个导电浮置闸,用于该些记忆胞; 复数个第二导电闸极,用于该些记忆胞; 一介电质,位于该些浮置闸与该些第二导电闸极之 上;以及 至少一导线,位于该介电质之上,且实际接触二或 更多该些第一导电闸极结构; 其中该介电质之厚度至少200埃。 23.如申请专利范围第22项所述之积体电路,其中该 介电质之厚度至少500埃。 24.如申请专利范围第22项所述之积体电路,包括至 少一导线,以使该些第二导电闸极连接到至少两相 邻行的该些记忆胞。 25.如申请专利范围第22项所述之积体电路,包括一 半导体基底,其中每一记忆胞包括一通道区于一浮 置闸之下,以及一通道区于一第一导电闸极之下。 26.如申请专利范围第25项所述之积体电路,其中每 一记忆胞包括二浮置闸,以及二通道区于该二浮置 闸之下。 27.如申请专利范围第22项所述之积体电路,其中复 数个该些第二导电闸极会透过垂直于该金属线的 一导线而内连接在一起。 28一种包括非挥发性记忆胞的积体电路之制造方 法,其中每一记忆胞具有一导电浮置闸,与彼此互 相隔离的一第一导电闸极,该方法包括: (a)在一半导体基底的主动区之间的该半导体基底 中形成复数个基底隔离区,每一基底隔离区为一介 电质区且突出于该半导体基底之上; (b)形成复数个第一闸极结构于该半导体基底上,每 一第一闸极结构位于至少一主动区之上,其中每一 第一闸极结构包括至少一第一导电闸极; (c)形成一共形层(“FG层")于该些第一闸极结构与 该些基底隔离区之上,其中每一浮置闸包括该FG层 之一部分,其中在该基底上的该些相邻基底隔离区 之间之一最大距离不会大于该FG层的一厚度之一 半,且该FG层之厚度的一半比该些相邻第一闸极结 构之间的一距离小;以及 (d)等向性蚀刻该FG层以暴露出该些基底隔离区,且 自每一第一闸极结构的至少一部分上移除该FG层 。 29.如申请专利范围第28项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中该步骤(d)会参考 侦测到该些基底隔离区被暴露出来的一时间而终 止。 30.如申请专利范围第28项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中每一基底隔离区 会跨过该些记忆胞之一阵列。 31.如申请专利范围第28项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中该些第一闸极结 构包括一介电质于该些第一导电闸极之侧壁上,以 将该些第一导电闸极与该些浮置闸隔离开。 32.如申请专利范围第28项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中每一记忆胞进一 步包括一与该第一导电闸极及该浮置闸隔离的第 二导电闸极。 33一种包括非挥发性记忆胞的积体电路之制造方 法,其中每一记忆胞具有一导电浮置闸,与彼此互 相隔离的一第一导电闸极,该方法包括: (a)在一半导体基底的主动区之间的该半导体基底 中形成复数个基底隔离区,每一基底隔离区为一介 电质区突出于该半导体基底之上; (b)形成复数个第一闸极结构于该半导体基底上,每 一第一闸极结构位于至少一主动区之上,其中每一 第一闸极结构包括至少一第一导电闸极; (c)形成一共形层(“FG层")于该些第一闸极结构与 该些基底隔离区之上,其中每一浮置闸包括该FG层 之一部分,其中该FG层包括一平坦区在每二相邻基 底隔离区之间,且该FG层包括一突出部分于每一第 一闸极结构之上;以及 (d)等向性蚀刻该FG层以暴露出该些基底隔离区,以 及自每一第一闸极结构的至少一部分上移除该FG 层。 34.如申请专利范围第33项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中该步骤(d)会参考 侦测到该些基底隔离区被暴露出来的一时间而终 止。 35.如申请专利范围第33项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中每一基底隔离区 会跨过该些记忆胞之一阵列。 36.如申请专利范围第33项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中该些第一闸极结 构包括一介电质于该些第一导电闸极之侧壁上,以 将该些第一导电闸极与该些浮置闸隔离开。 37.如申请专利范围第33项所述之包括非挥发性记 忆胞的积体电路之制造方法,其中每一记忆胞进一 步包括与该第一导电闸极以及该浮置闸隔离的一 第二导电闸极。 图式简单说明: 第1图为一种习知的记忆体阵列的透视图。 第2图为第1图的阵列的电路图。 第3A、3B图为根据本发明一实施例的一种记忆胞阵 列的透视图。 第3C、3D、3E、3F图为第3A、3B图的阵列之垂直剖面 图。 第3G图为第3A、3B图的阵列之上视图。 第4-7、8A、8B、9-12、13A、13B、14A、14B、15A图为根 据本发明一实施例的制作过程中的记忆体结构之 垂直剖面图。 第15B图为根据本发明一实施例的制作过程中的记 忆体结构之上视图。 第15C、16A、16B、16C图为根据本发明一实施例的制 作过程中的记忆体结构之垂直剖面图。 第17A图为根据本发明一实施例的制作过程中的记 忆体结构之上视图。 第17B、17C、18A、18B、18C、19、20A、20B、21、22A、22B 、23、24A、24B、25A、25B、26A、26B、26C、27A、27B、28 A、28B图为根据本发明一实施例的制作过程中的记 忆体结构之垂直剖面图。 |
