| 摘要 |
<P>Le procédé génère des suites binaires aléatoires à partir du jitter relatif entre deux signaux d'horloge logiques CLK et CLJ liés par une relation de la forme :où le plus grand commun diviseur PGCD(KM,KD)=1,- on échantillonne le signal logique de fréquence fCLJ sur le front montant ou descendant de signal de fréquence fCLJ ;- on mémorise la valeur échantillonnée pendant une période du signal CLK pour obtenir le signal Q ;- le signal Q est périodique de période :Selon ce procédé, on calcule les paramètres du jitter au moyen de N vecteurs binaires VB acquis à partir du signal Q pendant N périodes TQ.</P>
|
