| 发明名称 | 半导体器件 | ||
| 摘要 | 一种半导体器件，包括：形成在半导体衬底的表层部的MOS晶体管的漏·源区，形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上的栅绝缘膜，形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成；背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一侧沟型元件隔离区的所述沟内部，通过施加规定的电压，使所述MOS晶体管的所述沟道区以下的区域耗尽。 | ||
| 申请公布号 | CN1230905C | 申请公布日期 | 2005.12.07 |
| 申请号 | CN02141082.8 | 申请日期 | 2002.04.26 |
| 申请人 | 株式会社东芝 | 发明人 | 渡边伸一;大泽隆;须之内一正;竹川阳一;梶山健 |
| 分类号 | H01L27/10;H01L29/78;H01L21/8239 | 主分类号 | H01L27/10 |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 王永刚 |
| 主权项 | 1.一种半导体器件，包括：半导体衬底；形成在所述半导体衬底的表层部的MOS晶体管的漏、源区；形成在所述半导体衬底的所述漏、源区之间的沟道区的表面上的栅绝缘膜；形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，在形成于所述半导体衬底的表层部的多个沟的内壁上形成绝缘膜而成，并从沟道宽度方向的两侧夹置所述漏、源区之间的沟道区；以及背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一个沟型元件隔离区的所述沟内部，通过施加规定的电压而使所述MOS晶体管的所述沟道区以下的区域耗尽或对其进行电压控制。 | ||
| 地址 | 日本东京都 | ||