| 主权项 |
1.一种交错映射的记忆体系统,其包含:一连结到第一通道的第一记忆体组件;一连结到第二通道的第二记忆体组件;以及一分别写入主要资料段到该第一与第二记忆体组件以及分别写入备份资料段到第二与第一记忆体组件的记忆体控制器,其中第一与第二备份资料段分别为相对于第一与第二主要资料段的备份。2.如申请专利范围第1项的系统,其中该第一与第二记忆体组件每一个只包含一个排列。3.如申请专利范围第1项的系统,其中第一与第二记忆体组件每一个包含至少一个排列,其中每一排列包含或是其中一个主要资料段或是其中一个备份资料段。4.如申请专利范围第1项的系统,其中此记忆体控制器将要分别写入第三及第四主要资料段到第一与第二记忆体组件,并分别写入第三及第四备份资料段到第二与第一记忆体组件,其中第三与第四备份资料段为相对于第三与第四主要资料段的备份。5.如申请专利范围第4项的系统,其中此第一与第二记忆体组件每一个至少两个排列,其中每个排列包含其中一个主要资料段及其中一个备份资料段。6.如申请专利范围第1项的系统,其中此记忆体控制器包含故障检测电路来检测记忆体组件的触发故障并回应这种触发故障的检测,此记忆体控制器切换此系统从交错映射记忆体状态到非交错状态以及在修正触发故障后,此记忆体控制器将系统回复到交错映射记忆体状态。7.如申请专利范围第6项的系统,其中在交错映射记忆体状态期间,记忆体控制器只从主要资料段读取。8.如申请专利范围第6项的系统,其中在交错映射记忆体状态的期间,记忆体控制器同时从主要及备份资料段读取。9.如申请专利范围第1项的系统,其中此记忆体控制器包含故障检测电路来检测记忆体组件中的触发故障并回应这种触发故障的检测,记忆体控制器复制一或多个资料段从为故障的记忆体组件到替换故障记忆体组件的记忆体组件。10.如申请专利范围第9项的系统,其中一暂存器资料从记忆体控制器复制到替换故障记忆体组件的记忆体组件。11.如申请专利范围第1项的系统,还包含在第一通道上的第三记忆体组件以及在第二通道上的第四记忆体组件,而其中此记忆体控制器将要分别写入第三及第四主要资料段到第三及第四记忆体组件,以及分别写入第三与第四备份资料段到第四与第三记忆体组件,其中第三与第四备份资料段为分别相对于第三与第四主要资料段的备份。12.如申请专利范围第1项的系统,其中第一与第二记忆体组件为记忆体模组,每一个包含记忆体晶片其中第一记忆体组件的第一与第二部分包含在第一记忆体组件的不同一个晶片中其中第二记忆体组件的第一与第二部分包含在第二记忆体组件的不同一个晶片中。13.如申请专利范围第1项的系统,其还包含第三与第四通道。14.如申请专利范围第1项的系统,其还包含第一与第二加强集中器在此第一与第二通道上,而其中第一与第二记忆体组件系在第一与第二通道的子通道上。15.如申请专利范围第1项的系统,其中此记忆体控制器同一时间只写入部分的第一与第二主要资料段而同一时间只写入部分的第一与第二备份资料段。16.一种交错映射的记忆体系统,其包含:连结到第一通道的第一与第三记忆体组件;连结到第二通道的第二与第四记忆体组件;以及一记忆体控制器,其要分别写入第一与第二主要资料段到第一与第二记忆体组件,以及分别写入第一与第二备份资料段到第四与第三记忆体组件,其中第一与第二备份资料段为分别相对于此第一与第二主要资料段为备份的。17.如申请专利范围第16项的系统,其中此记忆体控制器包含故障检测电路来检测记忆体组件的触发故障以及回应这种触发故障的检测,此记忆体控制器将此系统从交错映射记忆体状态切换到非交错状态以及在校正触发故障后,此记忆体控制器将系统回复到交错映射记忆体状态。18.如申请专利范围第17项的系统,其中当有故障记忆体组件的通道完全关闭时此非交错状态为完整的非交错状态。19.如申请专利范围第17项的系统,其中当有故障记忆体组件的通道并未完全关闭时此非交错状态为部分的非交错状态,而其中的任何记忆体组件维持动作除了故障的记忆体组件。20.如申请专利范围第16项的系统,其中此记忆体控制器包含故障检测电路来检测记忆体组件中的触发故障并回应这种触发故障的检测,此记忆体控制器从未故障的记忆体组件复制一或多个资料段到替换故障记忆体组件的记忆体组件。21.如申请专利范围第16项的系统,其中此记忆体控制器将要写入:第三与第四主要资料段分别到第一与第二记忆体组件,以及写入第三与第四备份资料段分别到第四与第三记忆体组件,其中第三与第四备份资料段分别为相对于第三与第四主要资料段的备份。22.如申请专利范围第16项的系统,其中此记忆体控制器将要写入:第五与第六主要资料段与第八与第七备份资料段分别到第三与第四记忆体组件,以及写入第七与第八主要资料段以及第六与第五备份资料段分别到第三与第四记忆体组件,其中第五、第六、第七与第八备份资料段为相对于第五、第六、第七与第八主要资料段的备份。23.如申请专利范围第16项的系统,其中第三与第四记忆体组件比第一与第二记忆体组件更接近记忆体控制器。24.一种交错映射的记忆体系统,其包含:一连结到第一通道的第一群组的记忆体组件;一连结到第二通道的第二群组的记忆体组件;以及一记忆体控制器来:写入第一群组的主要资料段到第一群组记忆体组件的至少其中一个以及写入第二群组的主要资料段到第二群组记忆体组件至少其中一个;以及写入第一群组的备份资料段到第二群组记忆体组件的至少其中一个以及写入第二群组的主要资料段到第一群组记忆体组件至少其中一个;以及其中第一群组的备份资料段为相对于第一群组主要资料段的备份,而第二群组备份资料段为相对于第二群组的主要资料段的备份。25.如申请专利范围第24项的系统,其中此记忆体控制器包含故障检测电路来检测记忆体组件的触发故障并回应这种触发故障的检测,此记忆体控制器将系统从交错映射记忆体状态切换到非交错状态以及在校正触发故障之后,此记忆体控制器将系统回复到交错映射记忆体状态。26.如申请专利范围第24项的系统,其中此记忆体控制器包含故障检测电路来检测记忆体组件的触发故障并回应这种触发故障的检测,此记忆体控制器从未故障的记忆体组件复制一或多个资料段到替换故障的记忆体组件的记忆体组件。27.一种交错映射的记忆体系统,其包含:至少一个连结到第一通道的记忆体组件;至少一个连结到第二通道的记忆体组件;以及一记忆体控制器来一般的将系统运作在交错映射记忆体状态中,其中主要与备份资料段被送到第一与第二记忆体通道介面但有时会操作系统在非交错状态中。28.如申请专利范围第27项的系统,其中此记忆体控制器要操作此系统在交错映射记忆体状态直到被记忆体控制器检测到其中一记忆体组件中的触发故障,并回应触发故障的检测,此记忆体控制器将系统从交错映射记忆体状态切换至非交错状态并在校正触发故障之后,此记忆体控制器将系统回复到交错映射记忆体状态。29.如申请专利范围第28项的系统,其中当有故障的记忆体组件的通道完全关闭时非交错状态为完全的非交错状态。30.如申请专利范围第28项的系统,其中当有故障的记忆体组件的通道没有完全关闭时此非交错状态为部分的非交错状态,而其中任何的记忆体组件仍维持动作除了故障的记忆体组件。图式简单说明:图1为先前技艺记忆体映射系统的方块图表示。图2-4为根据本发明某些具体实例的交错映射记忆体系统的方块图表示。图5-8为说明根据本发明某些具体实例记忆体组件等级的交错映射记忆体系统的方块图表示。图9为说明根据本发明某些具体实例,晶片组选择线之交错映射记忆体系统的方块图表示。图10-13为根据本发明某些具体实例之记忆体模组的方块图表示。图14-18为根据本发明某些具体实例之交错映射记忆体系统的方块图表示。图19为根据本发明某些具体实例之系统的方块图表示,其可能包含记忆体控制器。图20为可能包含在根据本发明之某些具体实例之记忆体控制器中某些细节的方块图表示。图21为根据本发明某些具体实例之记忆体晶片的方块图表示。图22为根据本发明某些具体实例之记忆体模组的方块图表示。图23为本发明某些具体实例动作的流程图。 |
