| 主权项 |
1.一种同步半导体记忆体装置之资料输入单元,包括:用于在一欲输入之资料选通信号DQS之一上升边沿和一下降边沿产生一上升边沿信号和一下降边沿信号之构件;用于每当产生两个下降边沿信号时产生一第一下降边沿信号之构件;一资料转换构件,用于将输入资料分割成四个资料,并且锁存该等四个分割之资料以响应该上升边沿信号及该下降边沿信号,并且接着再次锁存该等四个分割之资料以响应该第二下降边沿信号;以及一全域输入/输出信号产生器,用于将资料从该资料转换构件传输至一全域输入/输出线,以响应一选通时脉。2.如申请专利范围第1项之同步半导体记忆体装置之资料输入单元,其中该资料转换构件包括:一第一锁存器,用于锁存输入资料以响应该上升边沿信号;一第一锁存器群组,其包含一第二锁存器及一第三锁存器,用于分别锁存该第一锁存器所锁存的输入资料及新输入资料,以响应该下降边沿信号;一第二锁存器群组,其包含一第四锁存器、一第五锁存器及一第六锁存器,用于分别锁存该第二锁存器所锁存的输入资料、该第三锁存器所锁存的输入资料及新输入资料,以响应该上升边沿信号;一第三锁存器群组,其包含一第七锁存器、一第八锁存器、一第九锁存器及一第十锁存器,用于分别锁存该第四锁存器所锁存的输入资料、该第五锁存器所锁存的输入资料、该第六锁存器所锁存的输入资料及新输入资料,以响应该下降边沿信号;以及一第四锁存器群组,其包含一第十一锁存器、一第十二锁存器、一第十三锁存器及一第十四锁存器,用于分别锁存该第七锁存器所锁存的输入资料、该第八锁存器所锁存的输入资料、该第九锁存器所锁存的输入资料及该第十锁存器所锁存的输入资料,以响应该第二下降边沿信号。3.如申请专利范围第1项之同步半导体记忆体装置之资料输入单元,其中在锁存资料期间会将该选通时脉供应至该全域输入/输出信号产生器,以响应该第二下降边沿。4.一种同步半导体记忆体装置之资料输入方法,包括下列步骤:将输入资料锁存在一第一锁存器中,以响应一资料选通信号的一上升边沿信号;将该第一锁存器中锁存的该输入资料以及将新输入资料分别锁存在一第二锁存器及一第三锁存器中,以响应该资料选通信号的一下降边沿信号;将该第二锁存器所锁存的输入资料、该第三锁存器所锁存的输入资料及新输入资料分别锁存在一第四锁存器、一第五锁存器及一第六锁存器中,以响应该上升边沿信号;将该第四锁存器所锁存的输入资料、该第五锁存器所锁存的输入资料、该第六锁存器所锁存的输入资料及新输入资料分别锁存在一第七锁存器、一第八锁存器、一第九锁存器及一第十锁存器中,以响应该下降边沿信号;将该第七锁存器所锁存的输入资料、该第八锁存器所锁存的输入资料、该第九锁存器所锁存的输入资料、该第十锁存器所锁存的输入资料分别锁存在一第十一锁存器、一第十二锁存器、一第十三锁存器及一第十四锁存器中,以响应一第二下降边沿信号,每当产生两个下降边沿信号时就会产生该第二下降边沿信号;以及将该第十一锁存器、该第十二锁存器、该第十三锁存器及该第十四锁存器中锁存的个别资料输入资料传输至一全域输入/输出线,以响应一选通时脉。5.如申请专利范围第4项之同步半导体记忆体装置之资料输入方法,其中在锁存资料期间会产生该选通时脉,以响应该第二下降边沿。图式简单说明:图1显示习知同步半导体记忆体装置之资料输入单元的方块图;图2显示用于解说一资料边界的时序图;图3显示用于解说习知同步半导体记忆体装置之资料输入单元问题的时序图;图4显示根据本发明之同步半导体记忆体装置之资料输入单元的方块图;以及图5及图6显示用于解说图4所示之资料输入单元运作的时序图。 |
