于浮动闸极记忆体单元中用于低Vss电阻及减少汲极引发能障降低之结构及方法STRUCTURE AND METHOD FOR LOW VSS RESISTANCE AND REDUCED DIBL IN A FLOATING GATE MEMORY CELL

摘要

依据其中一项例示性的实施例，浮动闸极记忆体单元(202)包括位在基板(204)上及位在该基板(204)内之通道区域(222)上方之堆叠的闸极结构(208)。该浮动闸极记忆体单元(202)更包括形成在邻接该堆叠的闸极结构(208)之基板(204)内之凹槽(228)，其中该凹槽(228)具有侧壁(230)、底部(232)及深度(236)。依据此例示性的实施例，该浮动闸极记忆体单元(202)更包括位在邻接该凹槽(228)之侧壁(230)及在该堆叠的闸极结构(208)下方之源极(234)。该浮动闸极记忆体单元(202)更包括位在该凹槽(228)之底部(232)下方及该源极(234)下方之Vss连接区域(238)，其中该Vss连接区域(238)为连接至该源极(234)。位在该凹槽(228)之底部(232)下方之Vss连接区域(238)造成该源极(234)在通道区域(222)内具有减少的侧向扩散。