| 主权项 |
1.一种半导体记忆装置,其包含形成于一第一导电 性类型之一半导体基板上的一个或多个突出之半 导体层及位于该等突出之半导体层之表面上的复 数个记忆体单元,其中 每个该等记忆体单元由一电荷储存层、一控制闸 极以及一形成于该突出之半导体层之一部分中的 一第二导电类型之杂质扩散层形成,且该等复数个 记忆体单元被对准于至少一预定方向,及 放置被对准于该预定方向的该等复数个记忆体单 元之控制闸极以便使其相互分离。 2.如申请专利范围第1项之半导体记忆装置,其中 每一该等突出之半导体层具有至少两个或更多表 面,及该等复数个记忆体单元形成于该突出之半导 体层的至少两个或更多表面中的每个表面上。 3.如申请专利范围第1项之半导体记忆装置,其中 被对准于该预定方向的该等复数个记忆体单元在 垂直于该预定方向的方向上被进一步对准,及 使在垂直于该预定方向上被对准的该等记忆体单 元逐次互相连接。 4.如申请专利范围第1项之半导体记忆装置,其中 该突出之半导体层在与该半导体基板相关的水平 方向上之一横截面中呈一带状。 5.如申请专利范围第3项之半导体记忆装置,其中 形成该突出之半导体层以便具有阶梯形式,该等阶 梯形式在垂直于该半导体基板之表面的方向上的 横截面中具有两个或更多阶梯,其中将一电荷储存 层及一控制闸极置放于呈该阶梯形式的该突出之 半导体层的每个阶梯的一侧面上,及 该第二导电性类型之该杂质扩散层形成于呈该阶 梯形式的该突出之半导体层之一部分角或全部角 中,且藉此,使形成于该突出之半导体层的各个阶 梯之侧面上的该等复数个记忆体单元逐次连接。 6.如申请专利范围第3项之半导体记忆装置,其中 该等复数个突出之半导体层以预定间隔形成于该 半导体基板之表面上且该第二导电性类型之该杂 质扩散层进一步形成于邻近的突出之半导体层之 间的该半导体基板之表面上,且藉此,使形成于该 等邻近的突出之半导体层中的记忆体单元逐次连 接。 7.如申请专利范围第3项之半导体记忆装置,其中 在逐次连接记忆体单元之一方向上来置放一个或 多个元素隔离薄膜以便形成一栅栏形状。 8.如申请专利范围第3项之半导体记忆装置,其中 在记忆体单元逐次连接之方向上提供一位元线且 在该位元线之至少一端处提供一选择闸极使得该 选择闸极连接至该等记忆体单元。 9.如申请专利范围第3项之半导体记忆装置,其中 在该等记忆体单元逐次连接之方向上,使该等记忆 体单元中之该等控制闸极彼此连接以便形成一字 元线。 10.如申请专利范围第1项之半导体记忆装置,其中 该第二导电性类型之该杂质扩散层相对于该等电 荷储存层处于偏移位置。 11.如申请专利范围第1项之半导体记忆装置,其中 该电荷储存层由二氧化矽薄膜/氮化矽薄膜/二氧 化矽薄膜形成。 12.如申请专利范围第1项之半导体记忆装置,其中 该电荷储存层由一浮动闸极或奈米晶体矽形成。 13.如申请专利范围第1项之半导体记忆装置,其中 形成该电荷储存层的该突出之半导体层之至少一 个表面具有一晶体平面方向,其在该突出之半导体 中具有一高的少数载流子之迁移率。 14.如申请专利范围第1项之半导体记忆装置,其中 该等控制闸极由一金属形成。 15.一种用于一半导体记忆装置之制造方法,其包括 以下步骤: (a)在一第一导电性类型之一半导体基板上形成一 个或多个突起; (b1)藉由将该等突起用作一遮罩来执行挖掘该半导 体基板之步骤一次,从而在该半导体基板上形成一 个或多个突出之半导体层; (c)形成绝缘薄膜之侧壁间隔片以便覆盖该等突出 之半导体层的侧面; (d)以一相对于该等侧壁间隔片之自对准的方式,在 该等突出之半导体层的一部分角或全部角中引入 一第二导电性类型的杂质; (e)形成电荷储存层以便在移除了该等侧壁间隔片 后能覆盖该等突出之半导体层的侧面;及 (f)形成一第一导电性薄膜以便覆盖该等电荷储存 层; 藉此,在形成于该第一导电性类型之该半导体基板 上的一个或多个突出之半导体层的表面上形成了 复数个记忆体单元,其由该等电荷储存层、控制闸 极及该第二导电性类型之杂质扩散层组成。 16.一种用于一半导体记忆装置之制造方法,其包括 以下步骤: (a)在一第一导电性类型之一半导体基板上形成一 个或多个突起; (b)藉由一次或多次执行以下步骤而在该半导体基 板上形成呈阶梯形式的突出之半导体层 (i)在该等突起之侧面上形成绝缘薄膜之第一侧壁 间隔片;及 (ii)藉由将该等第一侧壁间隔片用作一遮罩来挖掘 该半导体基板; (c2)形成绝缘薄膜之第二侧壁间隔片以便在移除了 该等第一侧壁间隔片之后能覆盖该等突出之半导 体层的侧面; (d)以一相对于该等第二侧壁间隔片之自对准的方 式在该等突出之半导体层的一部分角或全部角中 引入一第二导电性类型的杂质; (e2)形成电荷储存层以便在移除了该等第二侧壁间 隔片后能覆盖该等突出之半导体层的侧面;及 (f)形成一第一导电性薄膜以便覆盖该等电荷储存 层, 藉此,在形成于该第一导电性类型之该半导体基板 上的一个或多个突出之半导体层的表面上形成了 复数个记忆体单元,其由该等电荷储存层、控制闸 极及该第二导电性类型之杂质扩散层组成。 17.如申请专利范围第15项或第16项之用于半导体记 忆装置的制造方法,其中 在步骤(a)中,该等突出之半导体层以预定间隔形成 于该半导体基板之表面上,及 在步骤(d)中,该第二导电性类型之杂质扩散层在该 等突出之半导体层之一部分角或全部角中以及在 邻近的突出之半导体层之间的该半导体基板之表 面中形成,并相对于该等电荷储存层处于偏移位置 。 18.一种用于一半导体记忆装置之制造方法,其包括 以下步骤: (a)在一第一导电性类型之一半导体基板上形成一 个或多个突起; (b)藉由一次或多次执行以下步骤而在该半导体基 板上形成呈阶梯形式的突出之半导体层: (i)在该等突起之侧面上形成绝缘薄膜之侧壁间隔 片;及 (ii)藉由将该等侧壁间隔片用作一遮罩来挖掘该半 导体基板; (e)形成电荷储存层以便在移除了该等侧壁间隔片 之后能覆盖该等突出之半导体层的侧面; (f)形成一第一导电性薄膜以便覆盖该等电荷储存 层;及 (g)藉由执行非等向性蚀刻而在该等突出之半导体 层的侧面上将该第一导电性薄膜处理成侧壁间隔 片的形式, 藉此,在形成于该第一导电性类型之该半导体基板 上的一个或多个突出之半导体层的表面上形成了 复数个记忆体单元,其至少由该等电荷储存层及控 制闸极组成。 19.如申请专利范围第17项之用于半导体记忆装置 的制造方法,其中 在步骤(a)中,该等突出之半导体层以预定间隔形成 于该半导体基板的表面上,且另外;及 在步骤(b)与(e)之间,步骤(b)中所形成的该等侧壁间 隔片被移除;侧壁间隔片系位于该等突出之半导体 层的侧面上之新形成之绝缘薄膜或导电薄膜;执行 藉由将该侧壁间隔片用作一遮罩之离子植入并执 行热处理,以在该等突出之半导体层的一部分角或 全部角中以及在邻近的突出之半导体层之间的该 半导体基板之表面中形成一第二导电性类型之杂 质扩散层,并使其相对于该等电荷储存层处于偏移 位置。 20.如申请专利范围第15、16及18项任一项中之用于 半导体记忆装置的制造方法,其中 将该等侧壁间隔片选择性地移除至一记忆体单元 形成区域,以便在该预定方向上形成该等复数个记 忆体单元。 21.如申请专利范围第15、16及18项任一项中之用于 半导体记忆装置的制造方法,其中 在步骤(a)中,沿该半导体基板之表面来形成呈棱镜 形式的该等突起。 图式简单说明: 图1系一平面图,其展示了根据本发明第一至第九 实施例之半导体记忆装置的一记忆体阵列; 图2至10系贯穿图1之截面I-I'的横截面图,其分别展 示了根据第一至第九实施例之半导体记忆装置; 图11至19分别为沿图2至10之线II-II'的半导体记忆装 置的横截面图; 图20至28分别为沿图2至10之线III-III'的半导体记忆 装置的横截面图; 图29系一平面图,其展示了根据本发明之第十至第 二十二实施例之半导体记忆装置之一记忆体阵列; 图30系根据第十实施例之一记忆体阵列的透视图; 图31至43系贯穿图29之截面I-I'的横截面图,其分别 展示了根据第十至第二十二实施例之半导体记忆 装置; 图44至56分别系沿图31至43之线II-II'的半导体记忆 装置之横截面图; 图57至69分别系沿图31至43之线III-III'的半导体记忆 装置的横截面图; 图70至73系贯穿图29之截面II-II'的横截面图,其分别 展示了半导体记忆装置之第一至第四触点结构; 图74系图29中所示之记忆体阵列的一等效电路图; 图75系图29中所示之另一记忆体阵列的一等效电路 图; 图76系一时序图,其展示了图74中所示之记忆体阵 列的一读取操作; 图77系一时序图,其展示了图74中所示之记忆体阵 列的一写入操作; 图78系一时序图,其展示了图74中所示之记忆体阵 列的一擦除操作; 图79系一时序图,其展示了图75中所示之记忆体阵 列的一读取操作; 图80系一时序图,其展示了图75中所示之记忆体阵 列的一写入操作; 图81系一时序图,其展示了图75中所示之记忆体阵 列的一擦除操作; 图82系一平面图,其展示了根据本发明之第二十三 实施例之半导体记忆装置的一记忆体阵列; 图83系沿图82之线I-I'的半导体记忆装置之横截面 图; 图84系沿图83之线II-II'的半导体记忆装置之横截面 图; 图85系沿图83之线III-III'的半导体记忆装置之横截 面图; 图86系沿图82之线III-III'的半导体记忆装置之横截 面图; 图87系一平面图,其展示了根据本发明之第二十四 及第二十五实施例之半导体记忆装置的一记忆体 阵列; 图88及图89系贯穿图87之截面I-I'的横截面图,其分 别展示了根据第二十四及第二十五实施例之半导 体记忆装置; 图90及图91分别系沿图88及图89之线II-II'的半导体 记忆装置之横截面图; 图92及图93分别系沿图88及图89之线III-III'的半导体 记忆装置之横截面图; 图94及图95系贯穿图87之截面III-III'的横截面图,其 分别展示了根据第二十四及第二十五实施例之半 导体记忆装置; 图96至98系贯穿图87之截面II-II'的横截面图,其分别 展示了半导体记忆装置之第一至第三触点结构; 图99系图87中所示之记忆体阵列的一等效电路图; 图100系一时序图,其展示了图99中所示之记忆体阵 列的一读取操作; 图101系一时序图,其展示了图99中所示之记忆体阵 列的一写入操作; 图102系一时序图,其展示了图99中所示之记忆体阵 列的一擦除操作; 图103系一用于解释本发明之半导体记忆装置之制 造方法1的步骤的图,如于图29之截面I-I'处所见; 图104至图119系用于解释制造方法1之随后步骤的图 ; 图120至图136分别系沿图103至图119之线II-II'的半导 体记忆装置的横截面图; 图137系一用于解释本发明之半导体记忆装置之制 造方法2的步骤的图,如于图87之截面I-I'处所见; 图138至图143系用于解释制造方法2之随后步骤的图 ; 图144至图150分别系沿图137至图143之线II-II'的半导 体记忆装置之横截面图; 图151系一用于解释本发明之半导体记忆装置之制 造方法3的步骤的图,如于图29之截面I-I'处所见; 图152系沿图151之线II-II'的半导体记忆装置之横截 面图; 图153系一习知半导体记忆装置之基本部件的示意 性截面图; 图154系另一习知半导体记忆装置之一示意性平面 图;及 图155系沿图154之线III-IV的半导体记忆装置之横截 面图。 |
