| 发明名称 | 衬底上布线、半导体器件、及其制作方法 | ||
| 摘要 | 公开了一种能够减少布线之间颗粒的衬底上布线以及一种制作此布线的方法。根据本发明，提供了一种制作衬底上布线的方法，它包含：在第一导电层上形成第一掩模图形；借助于在第一条件下对第一掩模图形进行腐蚀而形成第二掩模图形，同时，借助于对第一导电层进行腐蚀而形成具有剖面倾斜角的侧面的第二导电层；以及在第二条件下对第二导电层和第二掩模图形进行腐蚀；其中，第一条件下的第一导电层对第一掩模图形的选择比在0.25－4的范围内，而第二条件下的第二导电层对第二掩模图形的选择比大于第一条件下的选择比。 | ||
| 申请公布号 | CN1700443A | 申请公布日期 | 2005.11.23 |
| 申请号 | CN200510068489.7 | 申请日期 | 2005.04.28 |
| 申请人 | 株式会社半导体能源研究所 | 发明人 | 笹川慎也;冈本悟;物江滋春 |
| 分类号 | H01L21/768;H01L21/60;H01L23/52 | 主分类号 | H01L21/768 |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 王永刚 |
| 主权项 | 1.一种制作衬底上布线的方法，它包含下列步骤：在绝缘表面上形成第一导电层；在第一导电层上形成第一掩模图形；借助于在第一条件下对第一掩模图形和第一导电层进行腐蚀而形成具有倾斜角的侧表面的第二掩模图形和第二导电层；以及借助于在第二条件下对第二导电层和第二掩模图形进行腐蚀而形成第三导电层和第三掩模图形；其中，在第一条件下，第一导电层对第一掩模图形的第一选择比在0.25-4的范围内，而在第二条件下，第二导电层对第二掩模图形的第二选择比大于第一选择比。 | ||
| 地址 | 日本神奈川 | ||