非整数除频装置

摘要

一种非整数除频装置，用以将输入的时钟信号除以一非整数的数以提供主机板所需的各种时钟信号。其包括：第一计数电路是依据输入时钟产生多个第一计数信号，第二计数电路是依据有相位差的输入时钟产生多个第二计数信号，时钟信号合成电路依据多个第一计数信号与多个第二计数信号产生目标时钟信号。因所使用的输入时钟信号频率较低，因此大大降低了设计高频锁相环路的困难度。因低频锁相环路噪声较小，消耗率较少，整体电路的性能受外界影响的程度也较小。

主权项

1.一种非整数除频装置，用以将频率相同的多个输入时钟信号转换为一目标时钟信号，这些输入时钟信号的m个周期等于该目标时钟信号的n个周期，其中n与m为大于0的正整数且m＞n，这些输入时钟信号的相位差为360°/2n的整倍数，其特征是该非整数除频装置包括：多个计数电路，用以依据这些输入时钟信号产生多个计数信号，这些计数信号的周期等于这些输入时钟信号的2m个周期，且任一个这些计数信号的上升缘及下降缘同步于这些输入时钟信号其中之一的上升缘及下降缘；以及一时钟信号合成电路，耦接至这些计数电路，用以依据这些计数信号合成该目标时钟信号。