| 主权项 |
1.一种数位讯号处理器,其包含有:一第一缓冲器(buffer),用来储存一参考方块(reference)之资料;一第二缓冲器,用来储存一搜寻范围(search window)之资料;复数个差绝对値计算电路(absolute differencecalculation circuit),用来计算该参考方块之资料与该搜寻范围之资料间的差绝对値;一并联输入加法器(multiple input adder),用来总和各该差绝对値计算电路之输出;复数个累加暂存器(accumulator),各该累加暂存器系分别对应于该搜寻范围内之一搜寻位置(searchlocation),用来累加各该累加暂存器所对应之各该搜寻位置的差绝对値总和;一全加器(full adder),用来将各该搜寻位置之差绝对値总和加至各该搜寻位置所对应之各该累加暂存器内所存之値;以及一控制电路(control circuit),用来决定该第一缓冲器以及该第二缓冲器之哪一部份资料要传送至各该差绝对値计算电路,并决定出该等资料所对应之该累加暂存器。2.如申请专利范围第1项之数位讯号处理器,其中该控制电路会从该第一缓冲器中决定出某部分资料,将该部分资料传送至各该差绝对値计算电路,以使该数位处理器在计算与该等累加暂存器个数相同数目之搜寻位置之匹配値时,该参考方块之每一资料只会从记忆体下载一次至该第一缓冲器中。3.如申请专利范围第1项之数位讯号处理器,其中该第一缓冲器与该第二缓冲器为暂存器(register)。4.如申请专利范围第1项之数位讯号处理器,其中该等差绝对値计算电路之数目为四。5.如申请专利范围第4项之数位讯号处理器,其中该等累加暂存器之个数为四。6.如申请专利范围第1项之数位讯号处理器,其中该数位讯号处理器另包含有一多工器(multiplexer),该多工器系由该控制电路所控制,以从该等累加暂存器中选择出一累加暂存器,将该选择出之累加暂存器内所存之数値输入至该全加器。7.如申请专利范围第6项之数位讯号处理器,其中该数位讯号处理器另包含有一解多工器(demultiplexer),该解多工器系由该控制电路所控制,以在该选择出之累加暂存器内所存之数値被传送至该全加器之后,将该全加器之输出储存于该选择出之累加暂存器内。8.如申请专利范围第7项之数位讯号处理器,其中该控制电路系以循环方式(round-robin)从该等累加暂存器中轮流选择该选择出之累加暂存器,当该第二缓冲器传送一新资料至各该差绝对値计算电路时,各该累加暂存器只会被该控制电路选择一次。9.如申请专利范围第8项之数位讯号处理器,其中各该差绝对値计算电路包含有一减法器、一多工器以及一二极体反向器。10.如申请专利范围第9项之数位讯号处理器,其中各该减法器会输出一进位讯号(carry signal)至一解码器(decoder),该解码器会总和从各该减法器传来之该等进位讯号,并将该等进位讯号之总和输出至该并联输入加法器之一输入端。11.一种用于计算一参考方块与一搜寻范围内之复数个搜寻位置间的影像关联性数値(imagecorrelational values)之数位讯号处理器,该数位讯号处理器包含有:一第一缓冲器,用来储存该参考方块之资料;一第二缓冲器,用来储存该搜寻范围之资料;复数个差绝对値计算电路,用来计算复数个得自该第一缓冲器之位元组以及等数目个得自该第二缓冲器之位元组的差绝对値,各该差绝对値之总和系由一并联输入加法器计算,作为一第一总和(firstresult)输出;复数个累加暂存器,各该累加暂存器系对应一特定之搜寻位置,用于累加该特定搜寻位置所对应之该第一总和;一控制电路,用于决定该第一缓冲器以及该第二缓冲器中会被传送至各该差绝对値计算电路之位元组,并将该等决定出之位元组传送至各该差绝对値计算电路;以及一多工器,该多工器系根据该控制电路所传来之一讯号,从该等累加暂存器中选择出一累加暂存器,该选择出之累加暂存器系用来累加该第一总和;其中每一组(set)从该第二缓冲器中决定出之位元组系对应于该等搜寻位置之一特定搜寻位置,且当该控制电路将该第一缓冲器之每一第一组位元组传送至各该差绝对値计算电路时,复数个该第二缓冲器之第二组位元组会被连续地传送至各该差绝对値计算电路,以使该第二组位元组所产生之第一总和会被累加至该等累加暂存器之一累加暂存器中,该累加暂存器系对应于该等位元组所对应之该特定搜寻位置。12.如申请专利范围第11项之数位讯号处理器,其中由该控制电路传给该多工器之该讯号系由该控制电路从该第二缓冲器传送至各该差绝对値计算电路之位元数的最低有效位元所组成。13.如申请专利范围第12项之数位讯号处理器,其中该数位讯号处理器另包含有一全加器,该全加器具有一输入端,连接于该并联输入加法器之输出端,以接收该第一总和。14.如申请专利范围第13项之数位讯号处理器,其中该数位讯号处理器另包含有一解多工器,用来将该选择出之累加暂存器内所储存之数値传送至该全加器。15.如申请专利范围第14项之数位讯号处理器,其中各该差绝对値计算电路包含有一减法器、一多工器以及一二极体反向器。16.一种使数位影像处理器在运动估计时能减少系统载入动作之方法,该运动估计系藉由计算同时间内一参考方块与一搜寻范围内之复数个搜寻位置间的差绝对値而完成,其中该影像处理器包含有用来储存画素资料之一第一缓冲器与一第二缓冲器、复数个差绝对値计算电路、一并联输入加法器、一全加器、复数个累加暂存器以及一控制电路,该控制电路具有一储存单元,该储存单元包含有复数个索引(indices),每一索引系指示该第一缓冲器或该第二缓冲器之一位址,该方法包含有下列步骤:将各该累加暂存器及各该索引初始化;从该参考方块载入资料至该第一缓冲器;从记忆体内之搜寻范围载入资料至该第二缓冲器;将该第一缓冲器内之一第一组资料与该第二缓冲器内之一第二组资料传送至各该差绝对値计算电路;将第一次选择出之该累加暂存器所储存之数値加上该第一组资料与该第二组资料间的差绝对値;将该第一组资料与该第二缓冲器内之另一第二组资料传送至各该差绝对値计算电路;以及将第二次选择出之该累加暂存器所储存之数値加上该第一组资料与该第二组资料间的差绝对値。17.如申请专利范围第16项之方法,该方法另包含有将该第一组资料与该第二缓冲器内之又另一第二组资料传送至各该差绝对値计算电路,并将第三次选择出之该累加暂存器所储存之数値加上该第一组资料与该第二组资料间的差绝对値。18.如申请专利范围第17项之方法,其中当该第一组资料与该第二组资料被传送至各该差绝对値计算电路后,该并联输入加法器会总和各该差绝对値计算电路所输出之差绝对値,将该等差绝对値之总和输出至该全加器之第一输入端,而该控制电路会以讯号通知一解多工器,将该第一次选择出之累加暂存器所储存之数値传送至该全加器之第二输入端,以将该数値加至该全加器之第一输入端所输入之各该差绝对値之总和中,接着该控制电路会以讯号通知一多工器,将该全加器之输出储存至该第一次选择出之累加暂存器中。19.如申请专利范围第18项之方法,其中当该差绝对値计算电路在计算该参考方块资料与该等搜寻位置资料之绝对差时,该参考方块之每一资料位元组只会从记忆体下载一次至该第一缓冲器中。图式简单说明:图一为习知用于计算比对値之电路的方块图。图二为本发明一用于计算比对値之累加电路的方块图。图三本发明一循环资料缓冲器的示意图。图四为本发明一控制电路的方块图。图五为本发明本发明计算比对値之方法的流程图。 |
