| 主权项 |
1.一种输入/输出缓冲器(I/O buffer),系由一系统电压所驱动,包括:一输入/输出(I/O)电路,包括一第一PMOS电晶体及一第一NMOS电晶体,上述I/O电路具有一传输端耦接至一I/O接合垫,其中上述第一NMOS电晶体具有一闸极用以接收一第一闸极控制信号,且上述第一PMOS电晶体具有一汲极作为上述传输端,以及一N型井区;一P型闸极控制电路,用以传输一第二闸极控制信号至上述第一PMOS电晶体之闸极;一回授侦测装置,具有一输入端耦接上述传输端,用以根据上述接合垫上之一输入电压,输出一回授信号;以及一N井区控制电路,耦接上述P型闸极控制电路,用以根据来自上述回授侦测装置之上述回授信号,控制上述PMOS电晶体之N型井区上的电位。2.如申请专利范围第1项所述之输入/输出缓冲器,其中上述N井区控制电路于上述输入电压超过上述系统电压时,将上述PMOS电晶体之N型井区上的电位,调整到上述输入电压的电位。3.如申请专利范围第2项所述之输入/输出缓冲器,其中上述N井区控制电路于上述输入电压低于上述系统电压时,将上述PMOS电晶体之N型井区上的电位,调整到上述系统电压的电位。4.如申请专利范围第1项所述之输入/输出缓冲器,其中上述I/O电路更包括一第二NMOS电晶体具有一源极与一汲极分别耦接上述第一MOS电晶体之汲极与上述接合垫,以及一闸极耦接上述系统电压。5.如申请专利范围第4项所述之输入/输出缓冲器,其中上述N井区控制电路包括:一第二PMOS电晶体,具有一源极耦接上述第一PMOS电晶体之N型井区,一闸极耦接上述系统电压,以及一汲极耦接上述接合垫;一第三PMOS电晶体,具有一闸极耦接上述系统电压,一源极耦接上述接合垫,以及一汲极;一第四PMOS电晶体,具有一闸极耦接上述第三PMOS电晶体之汲极,一源极耦接上述第一PMOS电晶体之N型井区;一第三NMOS电晶体,具有一闸极耦接来自上述回授侦测电路之上述回授信号,以及一源极接地;以及一第四NMOS电晶体,具有一闸极耦接上述系统电压,一源极耦接上述第三NMOS电晶体之源极,以及一汲极耦接上述第四PMOS电晶体之闸极。6.如申请专利范围第5项所述之输入/输出缓冲器,其中上述P型闸控制电路包括:一传输闸,具有一第五NMOS电晶体及一第五PMOS电晶体,其中上述第五NMOS电晶体具有一源极耦接上述第二闸极控制信号,一汲极耦接上述第一PMOS电晶体之闸极,以及一闸极耦接上述系统电压,上述第五PMOS电晶体具有一源极耦接上述第二闸极控制信号,汲极耦接上述第一PMOS电晶体之闸极,以及一闸极耦接上述第三PMOS电晶体之汲极;以及一第六PMOS电晶体,具有一闸极耦接上述系统电压,一汲极耦接上述第一PMOS电晶体之闸极,及一源极耦接上述第四PMOS电晶体之源极与上述第一PMOS电晶体之N型井区。7.如申请专利范围第1项所述之输入/输出缓冲器,其中上述回授侦测电路系为一反相器。8.如申请专利范围第7项所述之输入/输出缓冲器,其中上述反相器包括:一第六NMOS电晶体,具有一源极接地,以及一汲极耦接上述第三NMOS电晶体之闸极;一第七PMOS电晶体,具有一源极耦接上述系统电压以及一汲极耦接上述第六NMOS电晶体之汲极;以及一第七NMOS电晶体,具有一闸极耦接上述系统电压,一汲极耦接上述接合垫,以及一源极耦接上述第六NMOS电晶体与第七PMOS电晶体之闸极。9.一种输入/输出缓冲器(I/O buffer),包括:一浮置N型井区;一第一NMOS电晶体,具有一闸极耦接一第一闸极控制信号,以及一源极接地;一第二NMOS电晶体,具有一闸极耦接一系统电压,一源极耦接一接合垫,以及一汲极耦接上述第一NMOS电晶体之汲极;一反相器,具有一输入端耦接上述接合垫,以及一输出端;一第三NMOS电晶体,具有一闸极耦接上述反相器之输出端,以及一源极接地;一第四NMOS电晶体,具有一源极耦接上述第三NMOS电晶体之汲极,以及一闸极耦接上述系统电压;一第一PMOS电晶体,具有一源极耦接上述系统电压,以及一汲极耦接上述接合垫;一第二PMOS电晶体,具有一源极耦接上述接合垫,一闸极耦接上述系统电压,以及一汲极耦接上述浮置N型井区;一第三PMOS电晶体,具有一源极耦接上述接合垫,一闸极耦接上述系统电压,以及一汲极耦接上述第四NMOS电晶体之源极;一第四PMOS电晶体,具有一闸极耦接上述第三PMOS电晶体之汲极,一汲极耦接上述系统电压,以及一源极耦接上述浮置N型井区;一传输闸,具有一第五NMOS电晶体及一第五PMOS电晶体,其中上述第五NMOS电晶体具有一源极耦接一第二闸极控制信号,一汲极耦接上述第一PMOS电晶体之闸极,以及一闸极耦接系统电压,上述第五PMOS电晶体具有一源极耦接上述第二闸极控制信号,一汲极耦接上述第一PMOS电晶体之闸极,以及一闸极耦接上述第三PMOS电晶体之汲极;以及一第六PMOS电晶体,具有一闸极耦接上述系统电压,一汲极耦接上述第一PMOS电晶体之闸极,以及一源极耦接上述第一PMOS电晶体之闸极与上述第四PMOS电晶体之源极,其中上述浮置N型井区系与形成上述第一至第六PMOS电晶体之基板电性连接。10.如申请专利范围第9项所述之输入/输出缓冲器,其中上述反相器包括:一第六NMOS电晶体,具有一源极接地,以及一汲极耦接上述第三NMOS电晶体之闸极;一第七PMOS电晶体,具有一源极耦接上述系统电压,以及一汲极耦接上述第六NMOS电晶体之汲极;以及一第七NMOS电晶体,具有一闸极耦接上述系统电压,一汲极耦接上述接合垫,以及一源极耦接上述第六NMOS电晶体与第七PMOS电晶体之闸极。图式简单说明:第1图系显示适用于一3.3伏之一IC装置的传统I/O缓冲器之电路结构。第2图为另一习知I/O缓冲器之示意图。第3图系为本发明I/O缓冲器之一示意图。第4图系显示本发明I/O缓冲器之电路结构。第5图系为一波形示意图,用以显示节点A及浮置N型井区上的电位。第6图系为一波形示意图,用以显示I/O传输端上的电位。 |
